Stepwise Debugging for Hardware Accelerators
Stepwise Debugging for Hardware Accelerators
复制标题
硬件加速器的逐步调试
DOI：
10.1145/3575693.3575717
复制
发表时间：
2023
期刊：
影响因子：
--
通讯作者：
Sampson, Adrian
中科院分区：
文献类型：
--
作者：
Berlstein, Griffin;Nigam, Rachit;Gyurgyik, Christophe;Sampson, Adrian
硬件设计的高级编程模型让领域专家快速生产专门的加速器。然而，用于调试这些加速器的工具仍然依赖于低级硬件描述语言(HDL)。高级描述包含在HDL码中丢失的控制流信息。我们描述了Cider，这是一个逐步调试器，它利用这些信息为编译到硬件的语言提供类似软件的调试抽象。苹果酒使用Calyx，这是一种用于加速器发生器的中间语言，用于保存控制信息。苹果酒提供断点、观察点、状态检测和源级位置映射。使用检查一个新的加速器生成器和两个先前存在的加速器生成器的案例研究，我们演示了Cider如何帮助发现和定位以前未报告的错误。通过直接模拟控制丰富的表示，Cider避免了在设计的非活动部分浪费精力，尽管在很大程度上没有进行优化，但性能与开放源代码的HDL仿真器具有竞争力。
High-level programming models for hardware design let domain experts quickly produce specialized accelerators. However, tools for debugging these accelerators remain tied to low-level hardware description languages (HDLs). High-level descriptions contain control-flow information that is lost in HDL code. We describe Cider, a stepwise debugger that exploits this information to provide software-like debugging abstractions for languages that compile to hardware. Cider uses Calyx, an intermediate language for accelerator generators that preserves control information. Cider provides breakpoints, watchpoints, state inspection, and source-level position mapping. Using case studies that examine one new and two preexisting accelerator generators, we demonstrate how Cider helps find and localize previously unreported bugs. By directly simulating a control-rich representation, Cider avoids wasting effort on inactive parts of the design and, despite being largely unoptimized, performs competitively with open-source HDL simulators.
登录
查看更多内容
Verilog 即时编译：改善 FPGA 编程体验的新技术
DOI：
10.1145/3297858.3304010
发表时间：
2019
期刊：
Proceedings of the Twenty-Fourth International Conference on Architectural Support for Programming Languages and Operating Systems
影响因子：
--
作者：
Schkufza, Eric;Wei, Michael;Rossbach, Christopher J.
通讯作者：
Rossbach, Christopher J.
IEEE标准verilog硬件描述语言
DOI：
--
发表时间：
2001
期刊：
影响因子：
--
作者：
Ieee Standards Board
通讯作者：
Ieee Standards Board
基于扫描链的观察点，可实现 FPGA 设计的高效运行时调试和验证
DOI：
--
发表时间：
2003
期刊：
Proceedings of the ASP-DAC Asia and South Pacific Design Automation Conference, 2003.
影响因子：
--
作者：
A. Tiwari;K. Tomko
通讯作者：
K. Tomko
将源代码级调试框架引入硬件生成器
DOI：
--
发表时间：
2022
期刊：
Design Automation Conference
影响因子：
--
作者：
Kecheng Zhang;Zain Asgar;M. Horowitz
通讯作者：
M. Horowitz
有效利用低活动因子来加速 RTL 仿真
DOI：
10.1109/dac18072.2020.9218632
发表时间：
2020
期刊：
2020 57th ACM/IEEE Design Automation Conference (DAC)
影响因子：
--
作者：
S. Beamer;D. Donofrio
通讯作者：
D. Donofrio