A 12.8-Gb/s 0.5-pJ/b Encoding-Less Inductive Coupling Interface Achieving 111-GB/s/W 3D-Stacked SRAM in 7-nm FinFET
A 12.8-Gb/s 0.5-pJ/b Encoding-Less Inductive Coupling Interface Achieving 111-GB/s/W 3D-Stacked SRAM in 7-nm FinFET
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采用 7 nm FinFET 实现 111 GB/s/W 3D 堆叠 SRAM 的 12.8 Gb/s 0.5 pJ/b 无编码电感耦合接口
DOI：
10.1109/lssc.2023.3252607
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发表时间：
2023
影响因子：
2.7
通讯作者：
and T. Kuroda
中科院分区：
文献类型：
--
作者：
K. Shiba;M. Okada;A. Kosuge;M. Hamada;and T. Kuroda
采用7 nm FinFET工艺设计了一种12.8 Gb/s、0.5 pJ/B电感耦合的3D堆叠静态随机存取存储器（SRAM）芯片间无线通信接口。一种新的时钟滞后比较器，消除了同步通信的编码，实现了1.49倍的数据速率和36%的能耗降低相比，传统的同步通信使用曼彻斯特编码。使用测试芯片确认了0.5-pJ/B 12.8 Gb/s的芯片间通信。所提出的用于4层3D堆叠SRAM模块的接口实现了1.7-TB/s/mm 2 IO面积效率和111-GB/s/W的每功率带宽，与具有竞争力的每功率带宽的最先进的3D堆叠SRAM接口相比，面积效率提高了两个数量级。
A 12.8-Gb/s 0.5-pJ/b inductive coupling interchip wireless communication interface for a 3D-stacked static-random access memory (SRAM) has been developed in a 7-nm FinFET process. A new clocked hysteresis comparator that eliminates encoding for synchronous communication achieves 1.49 times higher data rate and 36% lower energy consumption compared to conventional synchronous communication using Manchester encoding. Interchip communication at 0.5-pJ/b 12.8 Gb/s was confirmed using test chips. The proposed interface for a 4-hi 3D-stacked SRAM module achieves a 1.7-TB/s/mm 2 IO area efficiency and 111-GB/s/W bandwidth per power, representing a two-orders-of-magnitude improvement in area efficiency over a state-of-the-art interface for a 3D-stacked SRAM with competitive per-power bandwidth.
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影响因子：
5.4
作者：
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通讯作者：
Li, Quincy
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DOI：
--
发表时间：
2022
期刊：
影响因子：
--
作者：
K. Shiba;M. Okada;A. Kosuge;M. Hamada;and T. Kuroda
通讯作者：
and T. Kuroda
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DOI：
--
发表时间：
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--
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通讯作者：
Jung
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DOI：
10.1109/ectc32696.2021.00182
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影响因子：
--
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通讯作者：
Mike Clark