Breakthrough in fundamental technology for ultralow-power neuromorphic hardware

超低功耗神经形态硬件基础技术取得突破

• 批准号: 21H04887
• 负责人: 河野 崇
• 金额: $ 27.04万
• 依托单位: The University of Tokyo
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (A)
• 财政年份: 2021
• 资助国家: 日本
• 起止时间: 2021-04-05 至 2024-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-21H04887/
• 关键词: ニューロモルフィックハードウェア; 神経模倣情報処理; 超低消費電力アナログ回路; 不揮発性メモリデバイス; シリコン神経ネットワーク; ニューロモルフィック回路; 超低電力アナログ回路

昨年度基礎設計を行った、CMOS回路とFeFETとで構成される超低電力シリコン神経ネットワーク回路について、回路構成の改良を継続すると共に、これまでに開発したアナログ・デジタル混在回路によるシリコン神経ネットワークチップを用いた情報処理モデルについて実験、検証を進めた。これは、当研究室で考案した、低ビット数のシナプス重みで高い学習精度を実現できるadaptive STDP ruleを用い、ランダムなスパイク列に隠れた特定の時空間パターンの検出を行うモデルである。本検出タスクの成功率の、時空間パターンをコードするシナプス入力数やシナプス回路群と細胞体回路との接続手法などへの依存性について定量的な評価を行った。この際、シナプス入力数が少ない場合に、回路実験の方が理想モデルシミュレーションに比べ20から40%程度高い成功率となることが明らかになった。アナログ回路のノイズがポジティブに働いたと考えられ、今後検証する。昨年度までに設計した超低消費電力CMOS細胞体回路(電源電圧~200mV、消費電力~100pW)について、FeFETを用いてバイアス電圧を保持する回路を試作FeFETデバイスと個別FETを用いた実験により検証し、実現可能であることを確かめた。細胞体回路のバイアス電圧を自動的に調整し、任意の特性を実現する手法に関して、強化学習などの機械学習を用いた手法と、ベイズ推定を用いる手法とについて検討を行った。FeFETデバイスに関して、シリコン神経ネットワークに集積可能なFeFETの実現に向けて、原子層で均一に成膜可能な原子層堆積装置を用いて酸化物半導体を成膜するプロセスを開発し、そのトランジスタ動作を実現した。また、チップボンディングによりシリコン回路チップと、FeFETチップを積層するためのリソグラフィープロセス・めっきプロセス・ボンディングプロセスをそれぞれ構築した。

Yesterday's annual base line design を っ た, CMOS circuit と FeFET と で constitute さ れ る ultra-low power シ リ コ ン god 経 ネ ッ ト ワ ー ク loop に つ い て, circuit of modified を の 継 続 す る と に, こ れ ま で に open 発 し た ア ナ ロ グ · デ ジ タ ル mixed loop に よ る シ リ コ ン god 経 ネ ッ ト ワ ー ク チ ッ プ を with い た intelligence 処 Richard モ デ Youdaoplaceholder0 に に て て て experience, 検 certificate を enter めた. こ れ は, when laboratory で test case し た, low ビ ッ ト number の シ ナ プ ス heavy み で high precision を い learning be presently で き る the adaptive rule を STDP い, ラ ン ダ ム な ス パ イ ク column に government れ た specific spatial パ の タ ー ン の 検 を row う モ デ ル で あ る. This 検 out タ ス ク の の success rate, when the space パ タ ー ン を コ ー ド す る シ ナ プ ス number into force や シ ナ プ ス loop group と potentials と の meet 続 gimmick な ど へ の dependency に つ い て な of quantitative evaluation of 価 を line っ た. こ の interstate, シ ナ プ ス number into force less が な い に, loop be 験 の party が ideal モ デ ル シ ミ ュ レ ー シ ョ ン に than べ 20 か ら high degree of 40% success rate of い と な る こ と が Ming ら か に な っ た. Youdaoplaceholder0 circuit アナログ ノ ズがポジティブに ズがポジティブに たと たと たと exam えられ, future 検 certificate する. Yesterday's annual ま で に design し た ultra-low power consumption CMOS cell body circuit (power electricity 圧 ~ 200 mv, consumption power ~ 100 pw) に つ い て, FeFET を with い て バ イ ア ス electric 圧 を keep す る loop を attempt FeFET デ バ イ ス と individual FET を with い た be 験 に よ り 検 し, may be now で あ る こ と を か indeed め た . Cell body loop の バ イ ア ス electric 圧 を に automatically adjust し, arbitrary の を be presently す る gimmick に masato し て, reinforcement learning な ど の rote learning を with い た と, ベ イ ズ presumption を with い る gimmick と に つ い て 検 line for を っ た. FeFET デ バ イ ス に masato し て, シ リ コ ン god 経 ネ ッ ト ワ ー ク に set product may な FeFET の be am に to け て, atomic layer で に uniform film may be using い な atomic layer stacking device を て acidification content semiconductor を film-forming す る プ ロ セ ス を open 発 し, そ の ト ラ ン ジ ス タ action を be presently し た. ま た, チ ッ プ ボ ン デ ィ ン グ に よ り シ リ コ ン loop チ ッ プ と, FeFET チ ッ プ を horizon す る た め の リ ソ グ ラ フ ィ ー プ ロ セ ス · め っ き プ ロ セ ス · ボ ン デ ィ ン グ プ ロ セ ス を そ れ ぞ れ build し た.

项目成果

Adaptive STDP Learning with Lateral Inhibition for Neuromorphic Systems

神经形态系统横向抑制的自适应 STDP 学习

• 发表时间: 2023
• 作者: Ashish Gautam;Takashi Kohno
• 通讯作者: Takashi Kohno