高電力パワーIC実現に向けたヘテロジニアスインテグレーション技術の研究

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GaN/Si(111)基板とSi(100)基板とを貼り合わせ後、Si(111)基板とbuffer及びGaNの除去プロセスの検討を進めた。Si(111)基板除去の際、ドライエッチングの条件によってはSi(111)層上に付着物が形成すること、ウエットエッチングによるSi(111)基板除去のプロセスの際、膜剥がれが生じることが明らかなった。付着物を除去するプロセスと膜剥がれを生じないプロセスを開発した。これらの開発したプロセスを用いてSi(111)基板を除去した後、buffer層をエッチングするプロセス条件を明らかにした。またGaN層やbuffer層にThrough Semiconductor Viaを形成する際レジストパタンを形成する必要があるが、レジスト塗布条件を明らかにするとともにパタン形成が可能なことを明らかにした。4インチ配線パタン付きSi(100)基板と4インチGaN/Si(111)基板の接着及び、研削・研磨、CMPによるSi(111)層の薄層化を実現した。開発したプロセスにおける接着強度はダイシングに耐えうる接着強度であった。ラマン分光法および有限要素法解析により、GaN/AlGaN界面の応力場を評価した。ラマン分光法では界面のナノオーダー領域の応力評価を行うことは難しいことが示唆さたため、R5年度は分子静力学法により評価を実施する。SOIパワーデバイスに対し、プロセスや実装残留応力に起因する電気特性変動を実験とシミュレーションで評価した。その結果、寄生バイポーラ領域で電気特性変動が加速されることを示した。TEM画像にサンプリングモアレ法を適用し、GaN/AlGaN界面の応力場評価を行うための試験片をFIB加工により作製した。