可視光からテラヘルツ領域までサポートする知能情報処理イメージセンサの研究開発

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令和４年度は、CMOSイメージセンサプロセスを用いたテラヘルツセンサの設計と試作を行った。同プロセスは国内ファブによって生産可能であり、またその単価も非常に安価であることに加えて、可視光CMOSイメージセンサ用の画素回路を同時に集積可能である。そのため、設計・試作したテラヘルツイメージセンサチップには、テラヘルツ画素と同数の可視光CMOS画素を実装した。これにより、単一のイメージセンサチップによってテラヘルツ画像と可視光画像の同軸撮像が可能になる。また、本年度には、従来型の(過去に試作した)テラヘルツイメージセンサチップの全画素について、実チップを用いた特性の測定とシミュレーションによるモデル解析を行うことで、画素回路の製造にともなう特性ばらつきの特性とその要因を明らかにした。その結果、従来型のテラヘルツイメージセンサチップが持つ、画素のオフセットばらつきと利得ばらつきについて、撮像結果の後段処理によって抑制可能であることが明らかになった。後段処理によるばらつき補正可能性は、イメージセンサチップの量産を行った際に、製造時のばらつき許容性が向上し、結果として歩留まり率の向上につながる可能性がある内容である。また、イメージセンサチップ製造時のオフセットばらつきと利得ばらつきを抑制可能な新型のテラヘルツ画素回路の提案を行った。これらの内容について、１件の国際会議発表と１件の査読付き英文誌での論文執筆を行った。