CMOSイメージセンサ用カラム並列型シングルスロープ方式読み出し回路に関する研究

点击翻译按钮获取中文摘要

CMOSイメージセンサの画素の微細化が進んでいる。特に携帯端末に搭載されるセンサの画素サイズは1μm^2に達している。それに応じて、各カラムに集積されるA/D変換器は狭幅化が必要となっている。2μmオーダーの集積が可能なA/D変換器は、ディジタル回路を中心に構成できるシングルスロープA/D変換器であるが、分解能と変換時間が指数関数となってしまう特徴がある。そのため、そのままでは多画素・高フレームレートのイメージセンサに対応できないという課題があった。この課題に対し、我々はシングルスロープ方式での2段A/D変換化を検討した。具体的には、シングルスロープ方式の量子化誤差は時間領域に存在するので、その量子化誤差を電圧領域に変換したのちに、2段目のシングルスロープA/D変換器でA/D変換を行う。これにより、各シングルスロープA/D変換器の分解能を半分にすることが可能となり、高速化が実現される。実証のために、昨年度には2.8μmピッチの2段シングルスロープA/D変換器を設計し、これを搭載した1920×1080画素を有するCMOSイメージセンサを試作した。実際にCMOSイメージセンサの評価を行ったところ、2段シングルスロープA/D変換器の機能的な妥当性を確認することができた。一方、製造上のばらつきに起因して、カラム毎に変換特性がばらつく現象が確認された。特に、時間電圧変換回路のばらつきを抑制することが、消費電力の削減と面積の削減で最も重要であるため、時間電圧変換回路を低減する技術を検討した。