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Hi-Level Synthesis for Stochastic Computing Circuit

随机计算电路的高级综合

基本信息

批准号：
19K11882
负责人：
市原英行
金额：
$ 2.08万
依托单位：
Hiroshima City University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (C)
财政年份：
2019
资助国家：
日本
起止时间：
2019-04-01 至 2024-03-31
项目状态：
已结题

项目摘要

本研究は，ストカスティックコンピューティングを実現した論理回路（SC回路）のための高位合成手法を提案し，SC回路の計算機支援設計環境を構築することを目的としており，４つのサブテーマ（P1~P4）からなる．本年度は主に，「最適パラメータ探索アルゴリズムの提案（P2）」と「既存の設計環境・資産とのインターフェスの提案（P4）」に対して研究を行った．（P2）に対して，線形FSMを用いたSC回路（LFSM-SC）のパラーメータの1つである並列度に着目し，並列設計された線形FSMの低面積設計手法の開発に取り組んだ．線形FSMの並列化は演算時間を短縮できるという魅力があるが，回路面積が極端に増加してしまうことと，ストカスティックコンピューティングの性質により演算時間の短縮が演算精度を下げてしまう問題がある．開発中の手法はアルゴリズムの見直しと構成要素の設計を見直すことで，演算精度を維持したまま，面積を削減できる手法である．本年度は計算機を用いた回路シミュレーションにより，その効果を概ね確認している．成果の発表は2023年度に行う予定である．また，（P4）については，これまでに構築したMPI等を用いたシミュレーション手法と，提案した等価状態を利用した高信頼LFSM-SC設計手法を組み込んだ，SC回路設計環境の構築に取り組んだ．これは，研究室で所持してる商用CADツール（Synopsys社のDesignCompilerなど）や内製のツールと連携することで，設計コストを削減し，回路面積，回路遅延，消費電力，信頼度などを簡単に測定できることを目指している．設計環境は2023年末の完成を目指しているが，完成している一部の機能は（P2）の研究や他の研究（近似回路設計手法の研究）にも生かされている．

In this paper, we propose a method for high order synthesis of SC circuits, and construct a computer support design environment for SC circuits. This year, we will focus on the research of "Proposal for the most suitable design environment and assets"(P2) and "Proposal for the existing design environment and assets"(P4). (P2) For the linear FSM, the SC loop (LFSM-SC) is used in the middle of the circuit. Linear FSM's parallel calculation time is shortened, the charm is increased, the loop area is increased extremely, the calculation time is shortened, the calculation accuracy is decreased, and the loop area is increased extremely. The method of development is to maintain the accuracy of calculation and to reduce the area. This year, the computer application process was completed and the results were confirmed. The results are expected to be released in 2023. The design environment of SC loop is constructed by using high information LFSM-SC design method. Synopsys Design Compiler, Inc., a commercial CAD company owned by Synopsys, Inc., and a design company owned by Synopsys Inc., Inc., are designed to reduce circuit area, circuit delay, power consumption, and reliability. The design environment is expected to be completed by the end of 2023, and one part of the function (P2) and other research (approximate loop design method) will be completed.