In-Storage Accelerator Architectures for Large-Scale Sparse Matrix Processing

疎行列処理に関する包括的なアーキテクチャの実現を目指して，昨年度は，疎行列関連の主な基本演算である，疎行列と疎行列の積（SpMM）を高速化するアーキテクチャ／マイクロアーキテクチャの研究を行い，ハードウェアプロトタイプとしてFPGA実装を進めてきた．具体的には，SpMMをより効率的に処理する，一昨年度に提案した新しいデータフローをベースにアーキテクチャ／マイクロアーキテクチャの詳細な設計とRTL実装を行った．SpMMの基本的な処理データフローとして，inner product, outer product, row/column-wise productが挙げられる．Inner productでは，入力行列を繰り返し何度も読み込む必要があり，インデックスがマッチしている要素同士のみの乗算を行うため，メモリアクセス量が膨大になるわりに，無効なものが多い．この問題は，入力行列の密度が低ければ低いほど深刻となる．そこで，本研究は，疎行列により相性が良いouter productとrow/column-wise productをベースにより効率的な処理データフローとその特徴に合ったアーキテクチャ／マイクロアーキテクチャを設計した．初期評価では，機能レベルのシミュレータを開発し，全体の性能や消費電力に大きく影響する外部メモリアクセス量に着目してSpArchという代表的な最先端SpMM処理アーキテクチャと比較を行った．この成果を2022年並列／分散／協調処理に関するサマー・ワークショップ (SWoPP2022)で発表した．以上の有望な結果を踏まえて，アーキテクチャ／マイクロアーキテクチャの設計とRTL実装を行い，AMD-Xilinx社のAlveoアクセラレータカードで動かして詳細な評価を進めている．

疎行列処理に関する包括的なアーキテクチャの実現を目指して，昨年度は，疎行列関連の主な基本演算である，疎行列と疎行列の積（SpMM）を高速化するアーキテクチャ／マイクロアーキテクチャの研究を行い，ハードウェアプロトタイプとしてFPGA実装を進めてきた．具体的には，SpMMをより効率的に処理する，一昨年度に提案した新しいデータフローをベースにアーキテクチャ／マイクロアーキテクチャの詳細な設計とRTL実装を行った．SpMMの基本的な処理データフローとして，inner product, outer product, row/column-wise productが挙げられる．Inner productでは，入力行列を繰り返し何度も読み込む必要があり，インデックスがマッチしている要素同士のみの乗算を行うため，メモリアクセス量が膨大になるわりに，無効なものが多い．この問題は，入力行列の密度が低ければ低いほど深刻となる．そこで，本研究は，疎行列により相性が良いouter productとrow/column-wise productをベースにより効率的な処理データフローとその特徴に合ったアーキテクチャ／マイクロアーキテクチャを設計した．初期評価では，機能レベルのシミュレータを開発し，全体の性能や消費電力に大きく影響する外部メモリアクセス量に着目してSpArchという代表的な最先端SpMM処理アーキテクチャと比較を行った．この成果を2022年並列／分散／協調処理に関するサマー・ワークショップ (SWoPP2022)で発表した．以上の有望な結果を踏まえて，アーキテクチャ／マイクロアーキテクチャの設計とRTL実装を行い，AMD-Xilinx社のAlveoアクセラレータカードで動かして詳細な評価を進めている．