多様化するエッジコンピューティングのための高効率コア及び形状自在ＳｉＰの研究

本研究では多様なアプリケーションに対応可能な高電力効率汎用Out-of-Order CPUコアと、複数チップの自由な連携を可能とする三次元ワイヤレスバスインタフェース技術の開発をおこなってきた。これらの技術を組み合わせることで今後のエッジコンピューティングを支える柔軟なヘテロジニアスマルチコアSiPが実現される。本年度は主に、（1）STRAIGHTアーキテクチャに基づくOut-of-Order CPUコアの評価と、（2）CPUコアとワイヤレスバスインタフェースを組み合わせたチップのアーキテクチャ考案、実チップ評価をおこなった。STRIAHGTアーキテクチャに基づくCPUコアのマイクロアーキテクチャについて検討し、性能評価をおこなった。前年度に基本的な実装をおこなったソフトプロセッサを改良し、FPGA上にソフトコアとして実装することで評価した。標準ベンチマークプログラムの実行により、state-of-the-artなOut-of-Order RISC-Vソフトプロセッサと比較して少ない消費資源で高性能なプロセッサが実現可能であることが確かめられた。ワイヤレスバスインタフェースについてはプロセッサやインタフェースを含むシステムアーキテクチャについて検討を進め、テストチップを用いた性能評価をおこなった。前年度に検討をおこなった送受信回路やインタフェース機構について設計開発を進め、こうした回路とRISC-V ISAに基づくプロセッサとを混載したテストチップを設計、製造した。チップ間の無線通信における最大通信速度やビット誤り率、消費電力、また、プロセッサをはじめとする他回路との干渉の有無について、実測による評価をおこなった。評価を通して、提案技術を活用した複数チップ間における無線通信が達成可能であることを明らかにした。

本研究では多様なアプリケーションに対応可能な高電力効率汎用Out-of-Order CPUコアと、複数チップの自由な連携を可能とする三次元ワイヤレスバスインタフェース技術の開発をおこなってきた。これらの技術を組み合わせることで今後のエッジコンピューティングを支える柔軟なヘテロジニアスマルチコアSiPが実現される。本年度は主に、（1）STRAIGHTアーキテクチャに基づくOut-of-Order CPUコアの評価と、（2）CPUコアとワイヤレスバスインタフェースを組み合わせたチップのアーキテクチャ考案、実チップ評価をおこなった。STRIAHGTアーキテクチャに基づくCPUコアのマイクロアーキテクチャについて検討し、性能評価をおこなった。前年度に基本的な実装をおこなったソフトプロセッサを改良し、FPGA上にソフトコアとして実装することで評価した。標準ベンチマークプログラムの実行により、state-of-the-artなOut-of-Order RISC-Vソフトプロセッサと比較して少ない消費資源で高性能なプロセッサが実現可能であることが確かめられた。ワイヤレスバスインタフェースについてはプロセッサやインタフェースを含むシステムアーキテクチャについて検討を進め、テストチップを用いた性能評価をおこなった。前年度に検討をおこなった送受信回路やインタフェース機構について設計開発を進め、こうした回路とRISC-V ISAに基づくプロセッサとを混載したテストチップを設計、製造した。チップ間の無線通信における最大通信速度やビット誤り率、消費電力、また、プロセッサをはじめとする他回路との干渉の有無について、実測による評価をおこなった。評価を通して、提案技術を活用した複数チップ間における無線通信が達成可能であることを明らかにした。