5Gコアにおけるプログラマブルスイッチを用いた超多数フローの高速ステートフル転送

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今年度は、ステートフル転送の基盤技術として、プログラマブルスイッチと汎用計算機で構成するキャッシュシステムを設計した。まず、当該システムの律速要因を明らかにするため、ASICとCPUの計算量制約、スイッチと計算機を繋ぐ伝送路の帯域の制約を解析した。この結果、計算機のメモリに配置したフロー状態等のデータを読み書きするために、スイッチと計算機間でデータ伝送が生じており、このデータ伝送による帯域の消費が律速要因であることを示した。次に、データ伝送の削減手法を2つ設計するとともに、個々の手法に対しスイッチの計算とメモリ量の制約下で実現可能な実装を開発した。1つ目は、アクセス数の少ないデータに対する伝送をスイッチ上でフィルタし、スイッチから計算機方向のデータ伝送量を削減する手法である。個々のデータのアクセス数の計測をメモリの潤沢な計算機で行い、アクセス数の多いデータの一覧表のみをメモリの少ないスイッチに配置し判別する実装により、数100KBのスイッチのメモリ消費で10^9種類のデータの判別を実現した。2つ目は、短時間の間の重複データの読み出しに対し、先行読み出しを数ms遅延させ重複読出しを1つにまとめ、計算機からスイッチ方向のデータ伝送量を削減する手法である。計算機上で遅延の判別と読出し開始のトリガを行い、スイッチ上で複数の読み出しへ複製する実装により、イベントドリブン型のスイッチ ASIC でサポートしていないタイマーベースのトリガー機能を疑似的に実現した。最後に、Intel Tofino ASICを備えたスイッチと計算機2台でテストベッドを構築し、初期評価を実施した。ICNのパケットキャッシュシステムに適用した場合、提案手法により1.6倍程度の高速化を得て、916Gbpsのスループットを達成した。また、本システムで扱うワークロードについてビデオ配信等のシナリオを検討した。