演算器構成を毎サイクル再構成可能なマイクロプロセッサの研究

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本研究の研究成果として次のようなものが得られた.(1)PARSアーキテクチャに基づくプロトタイププロセッサをSTARC製の0.13umテクノロジ,および,日立製0.18umテクノロジを用いてLSI化を行い,実際のLSIとしてプロトタイプPARSプロセッサが十分インプリメント可能であることを示した.また,各テクノロジで実際に必要な設計に必要なチップ面積,および,実現可能な動作速度が明確になった.その結果,同チップ面積の従来型プロセッサと比較して奇遇ソート,FEAL暗号化処理,DCT計算などで1桁以上の性能向上が得られることが明らかになった.(2)粗粒度と細粒度の両方の演算を可能にする再構成型実行ユニットとして,(1)で設計した演算機ベースの再構成型と異なる,LUTベース再構成可能な再構成実行ユニットを設計した.ただし,従来のLUTベースの再構成実行ユニットと異なり,2段階の再構成を導入することにより毎サイクルの再構成を可能にした.その結果,(1)で設計評価した演算機ベースのプロトタイププロセッサでは苦手だったビット演算処理にも効率よく対応可能な再構成実行ユニットを実現できた.そして実際にビット演算を多用するアプリケーションであるDES暗号化処理を用いて具体的に性能評価を行った結果NECで開発された再構成型計算機DRLの数倍の性能が得られることが明らかになった.(3)PARSアーキテクチャに基づくプロセッサ用ソフトウェア開発環境の研究を試作したプロトタイププロセッサ向けに行った.研究の結果,アプリケーションのデータフローグラフから自動的にプロトタイププロセッサにマッピングする一連のアルゴリズムを明確にした.小規模なアプリケーションに対する評価実験では手動でアプリケーションのマッピングした場合とほぼ同程度の効率でマッピングが可能であることが明らかになった.