分岐ペナルティを低減した高並列スーパスカラ・プロセッサ

高度并行的超标量处理器，减少分支惩罚

• 批准号: 15700068
• 负责人: 弘中 哲夫
• 金额: $ 2.37万
• 依托单位: Hiroshima City University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2003
• 资助国家: 日本
• 起止时间: 2003 至 2005
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-15700068/
• 关键词: 統合型トレースキャッシュ; Block Base Trace Cache; 分岐ペナルティ低減; 命令キャッシュ; 多レベル分岐への対応; 命令フェッチ機構; スーパスカラプロセッサ; シミュレーション; 高並列スーパスカラプロセッサ; トレースドリブンシミュレーション

高い命令フェッチバンド幅を実現するキャッシュの構成方法として,実行終了した命令列を格納し再利用するトレースキャッシュによる命令フェッチ機構が提案されている.この方式はプログラム内の命令再利用率が高いプログラムにおいて高い性能を発揮する.しかし,この方式では命令データを格納するために実行履歴を格納するトレースキャッシュと,メモリからの命令データを格納する命令キャッシュという2つの異なるキャッシュが必要となる.この2つのキャッシュ容量はプログラムの実行過程やワーキングセットによって必要となる容量が変化する.この変化に追従するために従来2つ必要であったキャッシュを1つに統合し,動的にキャッシュ容量を変化させることが可能な統合型トレースキャッシュを提案しており,キャッシュの命令フェッチ数をベンチマークプログラムSPECint95のgccにおいて,最大13%,平均5%向上することに成功している.しかし,提案キャッシュを実装した場合,プロセッサ全体のパイプラインレイテンシによって大きくなる分岐予測ミスペナルティによって得られた性能向上が隠蔽される.そこで本研究では,キャッシュの性能を十分に活かすためにRyan Rakvicらの提案するマルチ分岐予測器であるTMP(Tree Based Multiple Branch Predictor)を導入することでIPCを最大で4.9%,平均で2.4%向上することができた.さらに,スーパスカラプロセッサの分岐予測ミスペナルティを大きくする原因であるレイテンシ削減のため,動作周波数を低下させずにパイプラインステージ数を削減できる実行ステージ構成やレジスタファイルに関する検討を行い,バンク化によるレジスタファイルサイズの大幅削減を実現すると共に動作周波数を低下させることなく,パイプラインステージを1ステージ削減できる事を部分的な詳細設計により確認した.

High い command フ ェ ッ チ バ ン ド を picture be presently す る キ ャ ッ シ ュ の composition method と し て, be the end of line し た command column を Wagner し reuse す る ト レ ー ス キ ャ ッ シ ュ に よ る command フ ェ ッ チ institutions が proposal さ れ て い る. こ の way は プ ロ グ ラ ム の within high command again utilization が い プ ロ グ ラ ム に お い て い high performance を 発 swing す る. し か し, こ の way で は command デ ー タ を Wagner す る た め に line be shoe bearing を Wagner す る ト レ ー ス キ ャ ッ シ ュ と, メ モ リ か ら の command デ ー タ を Wagner す る command キ ャ ッ シ ュ と い う 2 つ の different な る キ ャ ッ シ ュ が necessary と な る. こ の 2 つ の キ ャ ッ シ ュ capacity は プ ロ グ ラ ム の be line process や ワ ー キ ン グ セ ッ ト に よ っ が て necessary と な る capacity - the す る. こ の variations change に chase 従 す る た め に 従 to 2 つ で necessary あ っ た キ ャ ッ シ ュ を 1 つ integration に し, moving に キ ャ ッ シ を ュ capacity - the さ せ る こ と が may な integrate type ト レ ー ス キ ャ ッ シ ュ を proposal し て お り, キ ャ ッ シ ュ の command フ ェ ッ チ number を ベ ン チ マ ー ク プ ロ グ ラ ム SPEC Int95 の GCC に お い て, maximum 13%, on average, 5% up す る こ と に successful し て い る. し か し, proposal キ ャ ッ シ ュ を be loaded し た occasions, プ ロ セ ッ サ all の パ イ プ ラ イ ン レ イ テ ン シ に よ っ て big き く な る gaps can be ミ ス ペ ナ ル テ ィ に よ っ て have ら れ た government performance が up all さ れ る. そ こ で in this research Investigate で は, キ ャ ッ シ ュ の performance を live very に か す た め に Ryan Rakvic ら の proposal す る マ ル チ gaps to sensor で あ る TMP (Tree -based Multiple Branch Predictor) を import す る こ と で IPC を biggest で 4.9%, average 2.4% で す upward る こ と が で き た. さ ら に, ス ー パ ス カ ラ プ ロ セ ッ サ の gaps can be ミ ス ペ ナ ル テ ィ を big き く す る reason で あ る レ イ テ ン シ cut の た め, action cycle for low を さ せ ず に パ イ プ ラ イ ン ス テ ー ジ number を cut で き る line be ス テ ー ジ constitute や レ ジ ス タ フ ァ イ ル に masato す る 検 for line を い, バ ン ク change に よ る レ ジ ス タ フ ァ イ ル サ イ ズ の slash を be presently す る と に action cycle for total low を さ せ る こ と な く, パ イ プ ラ イ ン ス テ ー ジ を 1 ス テ ー ジ cut で き る matter を part of detailed design に な よ り confirm し た.

项目成果

Superscalar Processor with Multi-Bank Register File

具有多组寄存器文件的超标量处理器

• 发表时间: 2005
• 期刊: Proc.of the Innovative Architecture on Future Generation High-Performance Processors and Systems
• 作者: Tetsuo Hironaka

平川泰: "非数値演算を効率良く実行する統合型トレースキャッシュの評価"情報処理学会研究報告2003-ARC-155. Vol.2003,No.119. 39-44 (2003)

Yasushi Hirakawa：“有效执行非数字操作的集成跟踪缓存的评估”日本信息处理协会研究报告 2003-ARC-155，第 119 卷（2003 年）。

統合型トレースキャッシュにおける分岐予測器のシミュレーション評価

集成跟踪缓存中分支预测器的仿真评估

• 发表时间: 2005
• 期刊: 情報処研報 2005-ARC-165
• 作者: Tetsuo Hironaka;谷川一哉
• 通讯作者: 谷川一哉

統合型トレースキャッシュ向け分岐予測器の検討

考虑集成跟踪缓存的分支预测器

• 发表时间: 2004
• 期刊: 第6回IEEE広島支部学生シンポジウム(HISS)論文集
• 作者: Tetsuo Hironaka;谷川一哉;斉藤 正嗣
• 通讯作者: 斉藤 正嗣