Ge/Si(001)表面上超高集積1次元量子井戸列のシュタルクラダーの実現

Si(001)基板上へのGe蒸着により得られるGe/Si(001)表面では、0.76nm間隔で並んだ{110}方向に伸びる1次元ダイマー列が、Ge/Si格子不整合によりダイマー列に直交方向に発生したダイマー欠損列(DVL)によってほぼ等間隔(3nm間隔)に区切られる。この結果a)表面ダイマー列上の1次元D_<down>*自由伝導電子系はDVLにおけるポテンシャル障壁によって、DVLに挟まれた1次元ダイマー列セグメント中に閉じ込められ量子化され、b)表面上にはこの1次元量子井戸がダイマー列方向に3nm間隔、ダイマー列と垂直方向に0.76nm間隔でびっちり並んだ超高集積1次元ナノ量子井戸配列が現れることが予想される。本年度は、Si(001)基板表面上に成長するGe薄膜の膜厚を1-2原子層の範囲で制御し、DVLによって囲まれる1次元量子鎖の長さを変化させ、これらに対して0.9?2.0eVまでの範囲でSTMと同時にDi/dV像を計測し、エネルギーの低下に伴いn=3→n=2→n=1の量子状態に電子空間分布が連続的に変化する様子を捉えた。またこの量子状態変化のエネルギーおよび1次元量子鎖長さの依存性に対する詳細な検討を行い、隣り合った量子井戸間の相互作用や、DVLにおける閉じ込めポテンシャルの形状と高さ、および量子鎖内での散乱に伴う電子寿命について数値的な検討を行った。

Si(001)基板上へのGe蒸着により得られるGe/Si(001)表面では、0.76nm間隔で並んだ{110}方向に伸びる1次元ダイマー列が、Ge/Si格子不整合によりダイマー列に直交方向に発生したダイマー欠損列(DVL)によってほぼ等間隔(3nm間隔)に区切られる。この結果a)表面ダイマー列上の1次元D_<down>*自由伝導電子系はDVLにおけるポテンシャル障壁によって、DVLに挟まれた1次元ダイマー列セグメント中に閉じ込められ量子化され、b)表面上にはこの1次元量子井戸がダイマー列方向に3nm間隔、ダイマー列と垂直方向に0.76nm間隔でびっちり並んだ超高集積1次元ナノ量子井戸配列が現れることが予想される。本年度は、Si(001)基板表面上に成長するGe薄膜の膜厚を1-2原子層の範囲で制御し、DVLによって囲まれる1次元量子鎖の長さを変化させ、これらに対して0.9?2.0eVまでの範囲でSTMと同時にDi/dV像を計測し、エネルギーの低下に伴いn=3→n=2→n=1の量子状態に電子空間分布が連続的に変化する様子を捉えた。またこの量子状態変化のエネルギーおよび1次元量子鎖長さの依存性に対する詳細な検討を行い、隣り合った量子井戸間の相互作用や、DVLにおける閉じ込めポテンシャルの形状と高さ、および量子鎖内での散乱に伴う電子寿命について数値的な検討を行った。