高速引き込み周波数シンセサイザとその応用に関する研究

高速吸合频率合成器及其应用研究

• 批准号: 05650360
• 负责人: 森 真作
• 金额: $ 1.28万
• 依托单位: Keio University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for General Scientific Research (C)
• 财政年份: 1993
• 资助国家: 日本
• 起止时间: 1993 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-05650360/
• 关键词: PLLシンセサイザ; 周波数ホッピング; パルス除去回路

本研究では多段パルス除去回路を用いた高速周波数切り換えに適したPLL周波数シンセサイザに関して研究を行った.以下,得られた研究成果の概要を示す.1.多段パルス除去回路を用いたPLLシンセサイザは,基準周波数と出力周波数のチャネル間隔が独立に設定できるために,非常に高速な周波数切り換えが可能である.本研究ではこのシンセサイザを更に高速なものにするために,周波数切り換えの瞬間に一時的にパルスの除去量を可変にしてループ利得を大きくする方法を提案し5倍以上の高速引き込みが得られることをシミュレーションと実験により示した.2.このシンセサイザでは,多段パルス除去回路の動作周波数がシンセサイザ出力周波数と同程度であるので,実際にUHF帯での携帯電話等に適用する際には消費電力が問題になる.また,これを解決しようとプリスケーラを用いると位相雑音が増加する.従って,従来とは全く異なる形の多段パルス除去回路を提案し,位相雑音と消費電力の両方を低減できることを実験により示した.3.パルス除去回路をDPLLのディジタルVCOに適用し,広い同期範囲を持つを提案した.このDPLLは,入力周波数を測定し,その周波数に応じて自走周波数を変化させるために極めて広い同期範囲を得ることができる.また入力周波数の1サイクル以内に引き込みが完了することを実験により示した.4.パルス除去回路を用いたシンセサイザが基準周波数によらず,高分解能が得られることを利用して,測定器に適したPLL周波数シンセサイザの構成法を提案した.一般的なPLLと組み合わせることによって,高分解能,広帯域,高速シンセサイザが構成できることを示した.

This paper studies the application of high speed PLL frequency conversion in multi-stage PLL. The following is a summary of the research results. 1. Multi-stage PLL elimination loop is used. The reference cycle number and the output cycle number are independently set. Very high speed PLL frequency switching is possible. This study proposes a method to increase the speed of transmission by more than 5 times. Multi-stage elimination loop operation cycle number is different from the output cycle number to the same extent, in fact, UHF band mobile phone, etc., when the power consumption problem The answer to this question is: The multi-stage elimination loop is proposed to reduce the phase noise and power consumption. 3. The elimination loop is applied to the DPLL and the synchronization range is proposed. The DPLL is designed to measure the number of incoming cycles, the number of incoming cycles, and the number of outgoing cycles. A method for determining the frequency of a PLL is proposed. The method includes the following steps: (1) determining the frequency of a PLL,(2) determining the frequency of a PLL,(3) determining the frequency of a PLL, and (4) determining the frequency of a PLL. General PLL configuration, high resolution, bandwidth, high speed configuration

项目成果

鮫島 博: "測定器用PLL周波数シンセサイザ" 電子情報通信学会春季大会講演論文集. in press. (1994)

Hiroshi Samejima：“用于测量仪器的 PLL 频率合成器”IEICE 春季会议论文集（1994 年）。

Takahiko Saba: "Fast Acquisition PLL Freguency Synthesizer with Improved N-Stage Cycle Swallower" Proc.of IEEE Pacific Rim Corfevcnce on communications,Computers and Signal Processing. Vol.1. 77-80 (1993)

Takahiko Saba：“具有改进的 N 级周期吞噬器的快速采集 PLL 频率合成器”Proc.of IEEE Pacific Rim Corfevcnce 关于通信、计算机和信号处理的内容。

佐波 孝彦: "低位相雑音、低消費電力特性を持つ並列型N段Cycle Swallover(NSCS)を用いた高速引き込みPLLシンセサイザ" 電子情報通信学会技術研究報告(スペクトル拡散). SST93-5. 25-30 (1993)

Takahiko Saba：“使用具有低相位噪声和低功耗特性的并行 N 级 Cycle Swallover (NSCS) 的高速拉入 PLL 合成器”IEICE 技术报告（扩频）25-30 (1993)。

Fumiyo Sato: "Digital Phase-Locked Loop with Wide Lock-in Range Using" Proc of IEEE Pacitic Rim Conference on Communicatious,Compaters and Sigral Processing. Vol.2. 431-434 (1993)

Fumiyo Sato：“使用宽锁定范围的数字锁相环”IEEE 环太平洋通信、计算机和信号处理会议的会议记录。

Takahiko Saba.: "Fast Acquisition PLL Synthesizer Using Parallel N-Stage Cycle Swallower(NSCS)" Prcc,of IEEE International Symposium on Spread Spectrum Tehniques and Applications. in press. (1994)

Takahiko Saba.：“使用并行 N 级周期吞噬器 (NSCS) 的快速采集 PLL 合成器”PRCC，IEEE 国际扩频技术和应用研讨会。