高速引き込み周波数シンセサイザに関する研究

高速吸合频率合成器的研究

基本信息

  • 批准号:
    04650294
  • 负责人:
  • 金额:
    $ 1.28万
  • 依托单位:
  • 依托单位国家:
    日本
  • 项目类别:
    Grant-in-Aid for General Scientific Research (C)
  • 财政年份:
    1992
  • 资助国家:
    日本
  • 起止时间:
    1992 至 无数据
  • 项目状态:
    已结题

项目摘要

本研究では高速周波数切り換えに適したPLL周波数シンセサイザに関して研究を行った。以下、得られた研究成果の概要を示す。1.PLLシンセサイザにおいて、基準周波数と出力周波数のチャネル間隔が独立に設定できることを可能にするために、新しい形の多段パルス除去回路を提案した。この回路を用いて、基準周波数を従来のものより大きな周波数を選ぶことによって、非常に高速な周波数切り換えが可能であることを実験により示した。2.このシンセサイザが、更に高速に周波数切り換えを行えるようにするために、異なる時定数を持つ複数の低域通過フィルタを切り換える方法を提案した。周波数切り換えの間に、これらのフィルタを切り換えることによって、シンセサイザのループ利得を一時的に高くすることによって、より高速な周波数切り換えが可能であることを実験により明らかにした。3.このシンセサイザの問題点であった出力周波数の精度を良くするために、多段パルス除去回路の出力を可変させる方法を提案した。また更に、高速な周波数引き込みを得るために、周波数切り換えの間、一時的にパルス除去の量を可変させる方法を提案し、実験により確かめた。4.このパルス除去回路をDPLLのディジタルVCOに適用し、周波数逓倍型ディジタPLLを提案した。このDPLLは、入力の周波数を測定し、出力周波数と比較して系の自走周波数を変更することにより周波数誤差を除去するので、出力のパルス間隔が一定となり、更に広い同期範囲を得ることができる。また高速引き込みも同時に得られることを実験により確認した。
In this study, high-speed cycle number cut, PLL cycle number, PLL cycle number and PLL cycle number. The following is a summary of the research results. The 1.PLL system is sensitive, the base wave number is output, the wave number is separated, and the independent setting is that the circuit may be affected, and the new shape is multi-stage to remove the loop proposal. The circuit circuit uses the frequency, the base cycle number to select the cycle number, the very high speed cycle number to cut the cycle number, and it is possible to cut the cycle number at high speed. two。 We need to increase the number of cycles at a higher speed, and the number of times in which the complex number is available in the low domain. The number of cycles, the number of cycles, the number of cycles, 3. In order to solve the problem, the accuracy of the number of power cycles is good, and the output of multi-stage equipment to remove the loop can be improved. The number of cycles of high-speed and high-speed cycles can be used to reduce the number of cycles, the number of cycles and the number of cycles. 4. Remove the circuit "DPLL", "VCO", "cycle multiplier", "PLL" proposal. "DPLL", "input" cycle number "measurement", "output cycle number" than "self-walking cycle number", "output cycle number", "output cycle number", "input" cycle number "measurement", output cycle number measurement, output cycle count measurement, output cycle At the same time, when using the high-speed pilot, we can get the confirmation from the high-speed pilot.

项目成果

期刊论文数量(12)
专著数量(0)
科研奖励数量(0)
会议论文数量(0)
专利数量(0)
Duk-Kyu Park: "Fast Aoquisition Froguency Synthesizer with n-Stage Novel Type Cycle Swallowers" Proc.of IEEE International Conference on Communications 1992. Vol.1. 496-500 (1992)
Duk-Kyu Park:“具有 n 级新型循环吞咽器的快速采集频率合成器”Proc.of IEEE 国际通信会议 1992 年。第 1 卷。
  • DOI:
  • 发表时间:
  • 期刊:
  • 影响因子:
    0
  • 作者:
  • 通讯作者:
朴 徳圭: "多段パルス除去回路を用いた高速引き込み 周波数シンセサイザ" 電子情報通信学会論文誌. J75-BII. 515-523 (1992)
Deok-kyu Park:“使用多级脉冲去除电路的高速引入频率合成器”电子、信息和通信工程师学会学报 J75-523 (1992)。
  • DOI:
  • 发表时间:
  • 期刊:
  • 影响因子:
    0
  • 作者:
  • 通讯作者:
Takahiko Saba: "Fast Acqcisition PLL Freguency Synthesizer with Improved n-Stage Cycle Swllower" Poc.of IEEE PACIFIC RIM Confreuce on Communication and Signal Processing. (1993)
Takahiko Saba:“具有改进的 n 级周期 Swllower 的快速采集 PLL 频率合成器”Poc.of IEEE PACIFIC RIM Confreuce 关于通信和信号处理的内容。
  • DOI:
  • 发表时间:
  • 期刊:
  • 影响因子:
    0
  • 作者:
  • 通讯作者:
朴 徳圭: "パルス間隔が一定な周波数逓倍型 ディジタルPLL" 電子情報通信学会論文誌. J75-BI. 560-568 (1992)
Park Deok-gyu:“具有恒定脉冲间隔的倍频型数字 PLL”,电子、信息和通信工程师学会汇刊 J75-568(1992 年)。
  • DOI:
  • 发表时间:
  • 期刊:
  • 影响因子:
    0
  • 作者:
  • 通讯作者:
Duk-Kyu Park: "Fast Aquisition Frequency Synthesizer with n-Stage Cycle Swallowers,nluclvsiwitched the Time Cocstants of the Loop Filters" Proc.of 1992 Joint Technical Confereme on Circuts/Systerus,Computers and Communications. Vol1. 168-173 (1992)
Duk-Kyu Park:“具有 n 级循环吞噬器的快速采集频率合成器,nluclvsi 改变了环路滤波器的时间系数”Proc.of 1992 年电路/系统、计算机和通信联合技术会议。
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  • 发表时间:
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