低消費電力性とテスト容易性をともに考慮したVLSI高位設計

平成16年度は、テスト実行時の電力消費が大きいと考えられる組込み自己テスト法に関して、消費電力、ハードウェアオーバヘッドおよびテスト実行時間のトレードオフを考慮したテスト容易化設計法を提案し、VLSI設計に関する国際会議である「IEEE Asian Test Symposium」にて研究成果発表を行った。これにより、設計者が設定したパラメータに応じた消費電力、ハードウェアオーバヘッドおよびテスト実行時間を持つ回路が設計可能となる。また本年度は、近年の半導体集積度の向上により注目を集めているシステムオンチップ(SoC)に対し、テスト実行時の消費電力の解析を行った。解析の結果、SoCの内部に組込まれるコアは、テスト実行時の電力消費が大きいと考えられる組込み自己テスト法を初めとする様々なテスト手法および様々な動作周波数でテストされており、短いテスト実行時間を実現するためにはテスト実行時の消費電力が増加することがわかった。そこで、様々なテスト手法および様々な動作周波数でコアがテストされるマルチクロックドメインSoCに対して、最大消費電力および平均消費電力制約下でテスト実行時間を最小化するテスト容易化設計法およびテストスケジューリング法を提案し、VLSI設計に関する研究会である「電子情報通信学会 ディペンダブルコンピューティング研究会」にて研究成果発表を行った。これにより、与えられた消費電力制約下での柔軟なテストスケジューリングが可能となる。

平成16年度は、テスト実行時の電力消費が大きいと考えられる組込み自己テスト法に関して、消費電力、ハードウェアオーバヘッドおよびテスト実行時間のトレードオフを考慮したテスト容易化設計法を提案し、VLSI設計に関する国際会議である「IEEE Asian Test Symposium」にて研究成果発表を行った。これにより、設計者が設定したパラメータに応じた消費電力、ハードウェアオーバヘッドおよびテスト実行時間を持つ回路が設計可能となる。また本年度は、近年の半導体集積度の向上により注目を集めているシステムオンチップ(SoC)に対し、テスト実行時の消費電力の解析を行った。解析の結果、SoCの内部に組込まれるコアは、テスト実行時の電力消費が大きいと考えられる組込み自己テスト法を初めとする様々なテスト手法および様々な動作周波数でテストされており、短いテスト実行時間を実現するためにはテスト実行時の消費電力が増加することがわかった。そこで、様々なテスト手法および様々な動作周波数でコアがテストされるマルチクロックドメインSoCに対して、最大消費電力および平均消費電力制約下でテスト実行時間を最小化するテスト容易化設計法およびテストスケジューリング法を提案し、VLSI設計に関する研究会である「電子情報通信学会 ディペンダブルコンピューティング研究会」にて研究成果発表を行った。これにより、与えられた消費電力制約下での柔軟なテストスケジューリングが可能となる。