人工IV族半導体極微細構造デバイス製作のための原子精度要素プロセスの開発

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Si基板上へのSiGe、Ge、SiGeC薄膜作製プロセス技術の開発を進め、以下の研究成果を得た。1.SiGeバッファ層の二段階成長法において、第二SiGe層成長初期にGe中間層を導入することによって、薄膜の段階で多数の転位を導入し歪み緩和を促進することに成功した。その結果、第二Si_<0.7>Ge_<0.3>層形成後、従来法では約70%で飽和していた歪み緩和率を92%にまで向上できることを見出した。2.Si基板上に形成した膜厚20nmのGe層950〜1100℃の熱処理を施すことによって、90°転位のネットワーク構造を優先的に導入し、ほぼ完全に歪み緩和した膜厚70nm以下のSi_<0.7>Ge_<0.3>バッファ層を形成可能なことを見出した。3.Si基板上に堆積した無ドープおよびB 10%ドープSi/Ge多層膜について、熱電特性及び結晶性を評価した。400℃で作製したBドープ膜では、300Kにおいて熱電性能指数ZT=0.213が得られ、バルク体の値(0.15)を上回る性能改善が得られた。4.0.5%前後の高C濃度SiGeC膜の成長技術確立を目的として、走査トンネル顕微鏡によってSi-Ge-C同時蒸着時とSi-Ge及びC別蒸着時における初期成長膜構造の違いを観察し、SiGe層へのC原子の導入機構を詳細に調べた。SiGeC同時蒸着の場合、Si-Ge及びSi-Cボンドを有する二つの領域に相分離が生じ、2ML程度のSi_<0.952-x>Ge_xC_<0.048>膜(Ge組成x:0.183〜0.476)で結晶性及び平坦性が悪化する。一方、Si-Ge及びC別蒸着法を用いた場合、膜厚3MLのSi_<0.769>Ge_<0.183>C_<0.048>においても2次元的なステップフロー成長を維持できることが明らかになった。