Methoden zur Verlustleistungsminimierung unter Ausnutzung von zellenbasierter Leistungsmodellierung und deren Anwendung zur Optimierung von anwendungsspezifischen Prozessorkernen

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Ziel des Projektes ist die Erarbeitung von Modellen zur Verlustleistungsbestimmung in digitalen Schaltungen. Mit der angestrebten Methode soll die schnelle Ermittlung der Verlustleistung komplexer Schaltungen ermöglicht werden. Dazu sollen die Eigenschaften der Basiszellen solcher Systeme bei unterschiedlicher Beschaltung möglichst genaue ermittelt werden und dann in ein VHDL-Modell einfließen. Schließlich sollen diese Basiszellen in einer Zellbibliothek zusammengefaßt werden, wobei jeder Basiszelle die spezifischen Parameter zugeordnet sind, die für die Leistungsermittlung auf höherer Architekturebene benötigt werden. Basierend auf einer solchen Zellbibliothek soll dann auf höherer Architekturebene eine genaue Verlustleistungsanalyse möglich sein. Mit Hilfe dieses Werkzeuges sollen dann verschiedene Architekturen von Schaltungen für DSP-Anwendungen untersucht werden, insbesondere die Vor- und Nachteile unterschiedlicher Logikrealisierungen für bestimmte Architekturen. Die optimale Plazierung von Registern soll mit Hilfe der Modelle zur Minimierung der Verlustleistung in komplexeren DSPArchitekturen systematisch unterstützt werden.