汎用シストリックアレイアーキテクチャに関する研究

通用脉动阵列架构研究

• 批准号: 05780260
• 负责人: 肥川 宏臣
• 金额: $ 0.58万
• 依托单位: Oita University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Encouragement of Young Scientists (A)
• 财政年份: 1993
• 资助国家: 日本
• 起止时间: 1993 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-05780260/
• 关键词: シストリックアレイ; アレイコンピュータ; 並列分散処理; ディジタル信号処理

シストリックアレイは、粒度の小さい処理を行うプロセッサを多数接続して、近接プロセッサ間での大量のデータ交換ができるようにした構造で、高いスループットが得られる。しかし、シストリックアレイは、ハードウェアアルゴリズムに基づくアーキテクチャで、アプリケーションごとに構成が異なったものとなり汎用性に乏しい。本研究では、さまざまな並列アルゴリズムに対応した汎用性の高いシストリックアレイの開発を目的とする。まず、要素プロセッサについての検討を行った。従来、要素プロセッサとして用いられてきたプログラム内蔵型プロセッサとは異なり、簡単なロジック回路とメモリを用いたハードワイア方式の要素プロセッサとし、実装には、フイールドプログラマブルゲートアレイ(EPGA)と呼ばれる、プログラム可能なロジックデバイスを用いる。EPGAを用いることでアレイの構造(通信路)や要素プロセッサの機能などのロジック回路の再プログラムがハードウェアの変更無しでできるため、さまざまな並列処理アルゴリズムに対応できる。本研究で用いるシストリックアレイは、FPGAによる要素プロセッサを格子状に配置した構造とした。このシストリックアレイで複数の並列処理アルゴリズムを実行できることを示すために、このアレイ上に、4点FFT、バブルソート、マージソ-ト、行列のL-U分解、行列の乗算を行う処理のマッピングと要素プロセッサの設計を行い、シミュレーションにより動作の確認を行った。そして、FPGAを用いた要素プロセッサの性能評価を行うため、行列の乗算を行う要素プロセッサの開発を行い、EPGA(4200ゲート)に実装し、実験により、クロック周波数14.5MHzでの動作確認を行った。現在、このFPGAを9個用いたシストリックアレイシステムを構築中で、このシステムにより、3×3行列の乗算、上記の並列処理アルゴリズムを実際に実装する予定である。

This is the most important thing in the system, the size of the system is very small, the size of the system is very small, and most of them are connected to each other. There are a large number of customers in close proximity to each other. I don't know what to do, I don't know, I know. The purpose of this study is to improve the accuracy of the study and the purpose of this study. Features, features, lines, lines, etc. In this way, the elements are in a bad way, and the elements are in a bad way. In this way, the elements are in a bad way. EPGA uses the information system system to build (communication road) key elements. The machine is able to use the information system to make sure that the loop is used again. The purpose of this study is to configure the elements of the grid in the configuration of the elements of the FPGA. The number of copies of each row is displayed in the following table. The following is a list of the key words, such as the display, the top, the 4: FFT, the queue, the queue, the row, the Please use the key elements to determine the performance of each line, the row and row to calculate the elements of the bank, and the EPGA (4200,000) to perform the operation, the number of cycles, the number of cycles, the number of cycles, At present, there are 9 cases in which you can use the FPGA to calculate the number of computers in the row of 3 × 3, and list the information on the list.

项目成果

肥川 宏臣: "EPGAによる要素プロセッサを用いたシストリックアレイの設計" 1994年度電子情報通信学会春季全国大会講演論文集. (発表予定). (1994)

Hiroomi Hikawa：“使用 EPGA 元件处理器设计脉动阵列”1994 年春季全国电子、信息和通信工程师协会会议论文集（待提交）。

V.K.Jain,肥川 宏臣: "Parallel Architecture for Universal Signal Processing" Proceedings of the Twenty-Seventh Annual Hawaii International Conference on System Sciences(HICSS′94). Vol.I. 114-123 (1994)

V.K.Jain，Hiroomi Hikawa：“通用信号处理的并行架构”第二十七届夏威夷国际系统科学会议论文集（HICSS94）（第 114-123 卷）。