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パイプライン処理の形式的並列設計検証手法に関する研究

流水线处理形式化并行设计验证方法研究

基本信息

批准号：
06780266
负责人：
木村晋二
金额：
$ 0.64万
依托单位：
Nara Institute of Science and Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Encouragement of Young Scientists (A)
财政年份：
1994
资助国家：
日本
起止时间：
1994 至无数据
项目状态：
已结题

项目摘要

本研究では、パイプライン処理方式の形式的な並列設計検証手法の研究を行なった。とくに、パイプラインプロセッサの制御方式の検証に着目し、二分決定グラフを用いた暗黙状態数え上げに基づき、命令をパイプライン処理するときのパイプラインの乱れであるハザードが生じるかどうかを判定する手法を示した。通常ハザードの検出はシミュレーションで行われているが、本手法はこのシミュレーションを記号的にすべての場合について網羅的に行う手法である。具体的には、連続する二つの命令を記号的に与えて記号実行を行う。着目している二つの命令以外はNOP命令にする。またそれと同時に二命令の間にNOP命令を適当な数だけはさんだ命令列を記号実行し、最初の命令列と比較を行なうことで、ハザードを生じるかどうかおよび、ハザードを消すためにどのような機構を備えているかを検出する。記号実行の部分は順序回路の暗黙状態数え上げ手法を用いている。実行はプログラムカウンタの値を除いて、すべてのレジスタの値が定常状態になるまで行なう。記号実行の結果は論理関数として表される。検証は、各命令列について定常状態になるまでのクロック数および定常状態の各レジスタの値が等しいかどうかを比較することで行なう。記号実行対象の回路の演算回路部分の簡単化のために剰余BDDと呼ばれる新しい二分決定グラフを提案した。また、並列化に関しては、暗黙状態数え上げの並列化手法を示した。本並列化手法は、二分決定グラフのグラフ自体をデータフローグラフと見て並列性を抽出するという新しい手法である。これにより、10CPUで4倍程度の高速化を達成した。今後は、本検証手法をスーパースカラプロセッサの検証に適用することや、二分決定グラフのグラフ構造を用いた並列化手法と通常の二分決定グラフの演算の並列化手法と組み合わせることなどが必要である。

This study was conducted to investigate the methods of parallel design verification in the form of treatment methods. The method for determining the number of dark states in the control mode of the command is shown in the following steps: Usually, when the user enters the search engine, the search engine will be closed. The specific words are: In addition to the NOP command, NOP command between two commands at the same time, the appropriate number of command lines, the initial command line, the comparison line, the generation line, the elimination line, the elimination line, the preparation line, the initial command line. The number of signs in the reverse sequence loop is the number of signs in the reverse sequence loop. In the case of a steady state, the value of the variable is divided into two parts. The result of a sign's execution is a logical correlation. In the case of verification, the number of commands in the steady state and the value of each command in the steady state are compared. The algorithm of the symbol implementation loop is simplified, and the remaining BDD and the new binary decision loop are proposed. The number of states and the method of juxtaposition are shown. The parallel method is divided into two parts: the original method and the parallel method. The speed of the CPU is 4 times higher than that of the CPU. In the future, this method of identification will be applied to the identification of the two components.