論理回路の合成手法および最適化手法の高速化に関する研究

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本研究では、大規模論理回路の高速合成技術に関する研究を行なった。論理合成における最適化問題の多くはNP完全問題で効率の良いアルゴリズムの生成が困難であることが多い。そこで、不必要な論理合成最適化機能を用いないようにすることで、論理合成時間を短くする手法の研究を行なった。まず、データパス部のビット幅に着目し、それを必要最小限にすることで論理の最適化に必要な時間を減少させる手法についての研究を行なった。具体的には、VHDLあるいはC言語などで記述された回路の機能を解析し、機能記述で用いられる変数の最小値と最大値を求め、その差の対数をとることで必要最小限のビット幅の変数とする手法を提案した。さらにそれに付随する演算器のビット幅を減らして全体のハードウェア量を減らし、その合成にかかる時間を減少させる手法を提案した。フラグ変数やループの制御変数などでビット幅の減少効果が認められ、2割程度のハードウェア量の減少が認められた。また、定数との比較などでは、ゲートレベルで定数判定を行なう回路を自動生成し、論理合成系の最適化機能を用いないようにした。本手法は、通常の論理合成系のフロントエンドとして動作し、論理最適化機能の適用を減少させる効果を持つ。また、これらの手法で生成された論理回路のタイミング解析を高いレベルで行なう手法に関する研究を行なった。さらに、論理合成最適化手法の一つであるトランスダクション法の並列化に関する研究を行ない、並列に回路変換および最適化を行なう手法を提案した。この並列化手法は、共有主記憶方の並列計算機上で有効に動作し、4プロセッサで2倍程度の高速化を達成した。最後に、論理合成アルゴリズムと論理素子の割り当て手法の統合について、基本演算器を中心にFPGA実現のための論理素子割り当てをVHDLレベルで行なう手法を開発し、論理合成系の処理時間を短縮した。現在これらの手法の実装および改良を行なっている。