論理回路の合成手法および最適化手法の高速化に関する研究

加速逻辑电路综合与优化方法研究

• 批准号: 08780282
• 负责人: 木村 晋二
• 金额: $ 0.64万
• 依托单位: Nara Institute of Science and Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Encouragement of Young Scientists (A)
• 财政年份: 1996
• 资助国家: 日本
• 起止时间: 1996 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-08780282/
• 关键词: 論理合成; 論理最適化; ハードウェア記述言語; 並列トランスダクション

本研究では、大規模論理回路の高速合成技術に関する研究を行なった。論理合成における最適化問題の多くはNP完全問題で効率の良いアルゴリズムの生成が困難であることが多い。そこで、不必要な論理合成最適化機能を用いないようにすることで、論理合成時間を短くする手法の研究を行なった。まず、データパス部のビット幅に着目し、それを必要最小限にすることで論理の最適化に必要な時間を減少させる手法についての研究を行なった。具体的には、VHDLあるいはC言語などで記述された回路の機能を解析し、機能記述で用いられる変数の最小値と最大値を求め、その差の対数をとることで必要最小限のビット幅の変数とする手法を提案した。さらにそれに付随する演算器のビット幅を減らして全体のハードウェア量を減らし、その合成にかかる時間を減少させる手法を提案した。フラグ変数やループの制御変数などでビット幅の減少効果が認められ、2割程度のハードウェア量の減少が認められた。また、定数との比較などでは、ゲートレベルで定数判定を行なう回路を自動生成し、論理合成系の最適化機能を用いないようにした。本手法は、通常の論理合成系のフロントエンドとして動作し、論理最適化機能の適用を減少させる効果を持つ。また、これらの手法で生成された論理回路のタイミング解析を高いレベルで行なう手法に関する研究を行なった。さらに、論理合成最適化手法の一つであるトランスダクション法の並列化に関する研究を行ない、並列に回路変換および最適化を行なう手法を提案した。この並列化手法は、共有主記憶方の並列計算機上で有効に動作し、4プロセッサで2倍程度の高速化を達成した。最後に、論理合成アルゴリズムと論理素子の割り当て手法の統合について、基本演算器を中心にFPGA実現のための論理素子割り当てをVHDLレベルで行なう手法を開発し、論理合成系の処理時間を短縮した。現在これらの手法の実装および改良を行なっている。

This study is related to the に research on を fields なった of で で and the に high-speed synthesis technology of large-scale rational circuits. Logical synthesis に お け る optimization question の く は np-complete problem で good working rate の い ア ル ゴ リ ズ ム の generated が difficult で あ る こ と が い more. そ こ で, unnecessary な narrative can the optimal mechanism for synthesis of を い な い よ う に す る こ と で, logical synthesis time を short く す る gimmick の を line な っ た. ま ず, デ ー タ パ ス department の ビ ッ ト に mesh し, picture そ れ を necessary minimum に す る こ と で logical の optimization に な necessary time を さ せ る gimmick に つ い て の を line な っ た. Specific に は, VHDL あ る い は C language な ど で account さ れ た loop の function analytical し を, function described で with い ら れ る variations on several の minimum numerical と numerical を め, the largest そ の poor の number of seaborne を と る こ と で necessary minimum の ビ ッ ト の picture - several と す る technique proposed を し た. さ ら に そ れ に pay with す る operator の ビ ッ ト picture を minus ら し て all の ハ ー ド ウ ェ を ア quantity reduction ら し, そ の synthetic に か か る time を さ せ る technique proposed を し た. フ ラ グ - several や ル ー プ の suppression - several な ど で ビ ッ ト の reduce working fruit が picture recognition め ら れ, degree of 2 cut の ハ ー ド ウ ェ ア decrease の が recognize め ら れ た. ま た, kismet と の is な ど で は, ゲ ー ト レ ベ ル で destiny determine line を な を う circuit automatically generated し, logical GeChengXi can the optimal mechanism for の を い な い よ う に し た. This technique は, usually の narrative GeChengXi の フ ロ ン ト エ ン ド と し て action し, the optimal mechanism for logical の applicable を reduce さ せ る unseen fruit を つ. ま た, こ れ ら の gimmick で generated さ れ た logical loop の タ イ ミ ン グ high resolution を い レ ベ ル で line な う gimmick に masato す る を line な っ た. さ ら に, logical synthesis optimization technique の a つ で あ る ト ラ ン ス ダ ク シ ョ の ン method is in turn に masato す る を line な い, tied for に loop - in お よ び line optimization を な う technique proposed を し た. こ の party の parallel technique は, a total of main memory parallel computer で have sharper に action し, 4 プ ロ セ ッ サ で high speed double degree の を reached し た. Finally に, logical synthesis ア ル ゴ リ ズ ム と logical element child の cut り when て integration technique の に つ い て, basic operator を center に FPGA be の た め の logical element child cut り when て を VHDL レ ベ ル で line な う gimmick を open 発 し, logical GeChengXi の 処 manage time を shortening し た. Now the <s:1> れら <s:1> technique <e:1> actual packaging および has been improved by を and なって る る.

项目成果

伊藤 康史: "汎用コプロセッサGPCP-SSのハードウェア/ソフトウェア協調設計のためのコンパイラ" 情報処理学会 DAシンポジウム'96論文集. 123-128 (1996)

Yasushi Ito：“通用协处理器 GPCP-SS 的硬件/软件协同设计编译器”日本信息处理协会 DA 研讨会 96 论文集 123-128 (1996)。

木村 晋二: "マルチクロック演算を考慮した論理回路のタイミング解析" 信学技報(電子情報通信学会). 96・201. 53-58 (1996)

Shinji Kimura：“考虑多时钟操作的逻辑电路的时序分析”IEICE 技术报告 (IEICE) 96・201 (1996)。

平尾 誠: "汎用コプロセッサのための最大遅延を保証するハードウェア設計手法の提案" 電子情報通信学会ソサイエティ大会論文集 A-67. (1996)

Makoto Hirao：“保证通用协处理器最大延迟的硬件设计方法的提案”IEICE 协会会议论文集 A-67 (1996)。

坂手 孝規: "レジスタ転送レベル論理回路の設計検証のための回路縮小法について" 信学技報(電子情報通信学会). 96・555. 33-39 (1997)

Takanori Sakate：“寄存器传输级逻辑电路设计验证的电路简化方法”IEICE 技术报告（IEICE）96・555（1997）。