Realzeitsteuerungen durch Datenflußarchitekturen
通过数据流架构进行实时控制
基本信息
- 批准号:5275708
- 负责人:
- 金额:--
- 依托单位:
- 依托单位国家:德国
- 项目类别:Priority Programmes
- 财政年份:1996
- 资助国家:德国
- 起止时间:1995-12-31 至 2002-12-31
- 项目状态:已结题
- 来源:
- 关键词:
项目摘要
In diesem Projekt sollen zwei Aspekte für effizientes RapidPrototyping betrachtet werden. Der erste Aspekt umfaßt die automatische Konfigurierung von Prototyping-Architekturen nach den Vorgaben des zu implementierenden Algorithmus. Dies beinhaltet insbesondere die Anhebung des Abstraktionsniveaus über die bei FPGAs übliche Bit-Ebene sowie die Adaptierung von Architektur und Anwendung. Am Bei-spiel der Verzögerungszeitinvarianten FLYSIG-Architektur (dataFlow oriented delaY-insensitive SIGnal processing) werden die entwickelten Verfahren validiert. Die FLYSIG-Architektur wurde ausgewählt, da höhere Ebenen (Operator-Ebene) explizit unterstützt werden und die erreichbaren Abtastraten Echtzeit-Anforderungen in sehr engen Zeitschranken erlauben. Der zweite Aspekt zielt auf Abgrenzung und Verallgemeinerung des FLYSIG-Ansatzes sowie die Integration von verschiedenen Rapid-Prototyping Architekturen ab. Dazu sind die Charakteristika des FLYSIG-Ansatzes zu quantifizieren und konventionellen Ansätzen gegenüberzustellen. Wichtige Anwendungsbeispiele sind Regleranwendungen aus der Mechatronik, die im Projekt Lu 299/9-1 bearbeitet werden. Ebenso geeignet sind Anwendungen der digitalen Bildverarbeitung.
In diesem Projekt sollen zwei Aspekte für effizientes RapidPrototyping betrachtet韦尔登.第一个方面是将原型设计的自动配置引入到Vorgaben的实现中。这是一种基于FPGA的采集系统,它可以通过位-位转换器来实现对体系结构和硬件的自适应。FLYSIG-Architektur(面向数据流的延迟不敏感信号处理)的最新版本是韦尔登。FLYSIG-Architektur wurde ausgewählt,da höhere Ebenen(Operator-Ebene)explizit unterstützt韦尔登and die erreichbaren Abtastraten Echtzeit-Anforderungen in sehr engen Zeitschranken erlauben. FLYSIG-Ansatzes的第二个方面是装配和验证,因此可以与快速原型设计公司的集成。Dazu是FLYSIG-Ansatzes的定量和常规Ansätzen gegenüberzustellen的特点。这是一个机电一体化的规则,在鲁299/9-1项目中是韦尔登。这是数字化教育的一个重要组成部分。
项目成果
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Professor Dr. Franz-Josef Rammig其他文献
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