Realzeitsteuerungen durch Datenflußarchitekturen

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In diesem Projekt sollen zwei Aspekte für effizientes RapidPrototyping betrachtet werden. Der erste Aspekt umfaßt die automatische Konfigurierung von Prototyping-Architekturen nach den Vorgaben des zu implementierenden Algorithmus. Dies beinhaltet insbesondere die Anhebung des Abstraktionsniveaus über die bei FPGAs übliche Bit-Ebene sowie die Adaptierung von Architektur und Anwendung. Am Bei-spiel der Verzögerungszeitinvarianten FLYSIG-Architektur (dataFlow oriented delaY-insensitive SIGnal processing) werden die entwickelten Verfahren validiert. Die FLYSIG-Architektur wurde ausgewählt, da höhere Ebenen (Operator-Ebene) explizit unterstützt werden und die erreichbaren Abtastraten Echtzeit-Anforderungen in sehr engen Zeitschranken erlauben. Der zweite Aspekt zielt auf Abgrenzung und Verallgemeinerung des FLYSIG-Ansatzes sowie die Integration von verschiedenen Rapid-Prototyping Architekturen ab. Dazu sind die Charakteristika des FLYSIG-Ansatzes zu quantifizieren und konventionellen Ansätzen gegenüberzustellen. Wichtige Anwendungsbeispiele sind Regleranwendungen aus der Mechatronik, die im Projekt Lu 299/9-1 bearbeitet werden. Ebenso geeignet sind Anwendungen der digitalen Bildverarbeitung.