SOI構造を用いた書き込み時の干渉効果の無い新しいトランジスタ型強誘電体メモリ

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今年度は、Si基板上およびSOI基板上に提案したメモリ素子の作製を行った。設計は5μmルールで行い、作製したトランジスタのチャネル長およびチャネル幅はそれぞれ5μmおよび50μmとした。それぞれの基板上にはメモリセルとして、上部電極にAlを用いたAl/SBT/Si構造nチャネル電界効果型トランジスタ(FET)を作製した。SOI基板を用いた場合には、素子分離のためにSOI層を島上に加工した。強誘電体にはSr_<0.8>Bi_<2.2>Ta_2O_9(SBT)を用い、ゾルゲル法によってSBT薄膜を直接、FET基板上に形成した。SBT膜は赤外線急速昇温加熱炉(RTA)を用いて、酸素中で650℃、675℃、700℃および725℃、30分の結晶化アニール処理を行った。なおX線回折による評価から、結晶化温度675℃以上でSBT膜は基板上で結晶化していることを確認した。最後にソース・ドレインのコンタクトホールを50%-HFと36%-塩酸(HCl)との混酸を用いたウェットエッティングで形成した。後、Alの配線をリフトオフ法により形成した作製したFETは、ゲート電圧印加によって強誘電体の自発分極によるメモリ機能を有することを確認した。またサブスレショルド係数は約110mV/dec.と比較的良好であることを明らかにし、提案した素子が動作することを確認した。今回は、Si基板上に直接、強誘電体SBT薄膜を形成したため、強誘電体/Siにおける界面特性が提案した素子の特性に影響する可能性が示唆された。素子特性を正しく評価するためには強誘電体/Si構造における界面準位密度やキャリアの捕獲断面積を正確に求める必要があるため、本研究では、強誘電体ゲートFETにおいて、はじめてチャージポンピング法を用いた界面準位密度の測定を行った,その結果、作製したFETの実効界面準位密度は最小で4.3x10^<11>cm^<-2>eV^<-1>、実効キャリア捕獲断面積は5.1x10^<-16>cm^2であることを明らかにした。