SOI構造を用いた書き込み時の干渉効果の無い新しいトランジスタ型強誘電体メモリ

采用SOI结构的新型晶体管型铁电存储器，写入时无干扰效应

• 批准号: 13750301
• 负责人: 會澤 康治
• 金额: $ 1.54万
• 依托单位: Tokyo Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2001
• 资助国家: 日本
• 起止时间: 2001 至 2002
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-13750301/
• 关键词: SOI; SBT; FET; 強誘電体; メモリ; チャージポンピング法; 界面準位密度; トランジスタ型メモリ; 強誘電体メモリ; ディスターブ

今年度は、Si基板上およびSOI基板上に提案したメモリ素子の作製を行った。設計は5μmルールで行い、作製したトランジスタのチャネル長およびチャネル幅はそれぞれ5μmおよび50μmとした。それぞれの基板上にはメモリセルとして、上部電極にAlを用いたAl/SBT/Si構造nチャネル電界効果型トランジスタ(FET)を作製した。SOI基板を用いた場合には、素子分離のためにSOI層を島上に加工した。強誘電体にはSr_<0.8>Bi_<2.2>Ta_2O_9(SBT)を用い、ゾルゲル法によってSBT薄膜を直接、FET基板上に形成した。SBT膜は赤外線急速昇温加熱炉(RTA)を用いて、酸素中で650℃、675℃、700℃および725℃、30分の結晶化アニール処理を行った。なおX線回折による評価から、結晶化温度675℃以上でSBT膜は基板上で結晶化していることを確認した。最後にソース・ドレインのコンタクトホールを50%-HFと36%-塩酸(HCl)との混酸を用いたウェットエッティングで形成した。後、Alの配線をリフトオフ法により形成した作製したFETは、ゲート電圧印加によって強誘電体の自発分極によるメモリ機能を有することを確認した。またサブスレショルド係数は約110mV/dec.と比較的良好であることを明らかにし、提案した素子が動作することを確認した。今回は、Si基板上に直接、強誘電体SBT薄膜を形成したため、強誘電体/Siにおける界面特性が提案した素子の特性に影響する可能性が示唆された。素子特性を正しく評価するためには強誘電体/Si構造における界面準位密度やキャリアの捕獲断面積を正確に求める必要があるため、本研究では、強誘電体ゲートFETにおいて、はじめてチャージポンピング法を用いた界面準位密度の測定を行った,その結果、作製したFETの実効界面準位密度は最小で4.3x10^<11>cm^<-2>eV^<-1>、実効キャリア捕獲断面積は5.1x10^<-16>cm^2であることを明らかにした。

This year, the silicon substrate and the SOI substrate are proposed to be fabricated. The design is 5μm round, and the operation is controlled by 5μm round. The structure of Al/SBT/Si on the upper electrode of the substrate is made up of FET. SOI substrates are processed on the islands where they are used. SrBiTa2O9 <0.8><2.2>(SBT) thin films were deposited directly on FET substrates by using the dielectric method. The SBT film is processed in an infrared rapid heating furnace (RTA) and subjected to crystallization at 650℃, 675℃, 700℃ and 725℃ for 30 minutes in acid. The crystallization temperature of the SBT film is above 675℃ and the crystallization temperature of the SBT film on the substrate is confirmed. Finally, the mixture of 50%-HF and 36%-hydrochloric acid was formed. After the formation of the Al distribution line, the operation of the FET is confirmed, and the voltage distribution line is confirmed. The difference between the two factors is about 110mV/dec. Now, the formation of direct and ferroelectric SBT thin films on Si substrates and the influence of ferroelectric/Si interface characteristics on the properties of Si particles are discussed. In this study, the interface level density of ferroelectric/Si structure was determined by the method of electron beam characterization. The minimum interface level density of ferroelectric/Si structure was 4.3x10^<11>cm^ eV. The minimum interface level density of ferroelectric/Si structure <-2><-1>was 5.1x10 ^<-16>cm ^2.

项目成果

K. Aizawa, et al.: "Memory effect in ferroelectric-gate field effect transistors using 0.1μm-thick silicon-on-insulator substrates"Ferroelectrics. (in press). (2002)

K. Aizawa 等人：“使用 0.1μm 厚绝缘体上硅衬底的铁电栅极场效应晶体管中的记忆效应”（正在出版）。

Koji AIZAWA, Hiroshi ISHIWARA: "Evaluation of ferroelectric/silicon interface state density in ferroelectric-gate transistors using a charge pumping method"Ferroelectrics. (in press). (2003)

Koji AIZAWA、Hiroshi ISHIWARA：“使用电荷泵方法评估铁电栅极晶体管中的铁电/硅界面态密度”铁电体。

K.Aizawa et al.: "Ternary and Multinary Compounds in the 21st Century"The Institute of Pure and Applied Physics. 359 (2002)

K.Aizawa 等：“21 世纪的三元和多元化合物”纯粹与应用物理研究所。

Koji AIZAWA, Hiroshi ISHIWARA: "Memory effect in ferroelectric-gate field effect transistors using 0.1μm-thick silicon-on-insulator substrates"Ferroelectrics. 271. 173-178 (2002)

Koji AIZAWA、Hiroshi ISHIWARA：“使用 0.1μm 厚绝缘体上硅基板的铁电栅极场效应晶体管中的记忆效应”Ferroelectrics。 271. 173-178 (2002)