半導体集積回路のトランジスタレベルの回路最適化技術に関する研究

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セルベース設計において用いられるスタンダードセルはVLSIの最も基本的な構成要素であり、その品質は最終的な回路の性能に対して大きな影響を持っている。近年の微細化技術の発展によりスタンダードセルレイアウトにおいても面積・遅延・消費電力だけでなく、微細化に対応した歩留まり・ばらつきなどの新たな性能指標の最適化も求められている。本研究ではスタンダードセルレイアウト最適自動合成手法として、面積を最小とするCMOS論理セルレイアウト生成手法および非相補型回路に適用可能なトランジスタ配置手法を提案し、さらに、歩留まりを最適化するためのタイミング制約内でのセルレイアウトデコンパクション手法を提案した。セル面積最小化においては、充足可能性判定を用いた双対な回路向けの幅最小レイアウト生成手法を提案し、さらに階層化を用いてセル生成を高速化する手法を提案した。商用ツールとの比較から、本提案手法が実用的なレイアウト制約の下でレイアウト生成を充足可能性判定に定式化することが可能であることが示され、階層化によって、生成されるレイアウトの品質をほとんど落とすこと無く処理時間を大幅に削減できることが示された。さらに、最小幅のトランジスタ配置手法を、前述の手法では適用可能でない非双対な構造を持つCMOS回路へ適用可能とするための拡張を提案した。セルの歩留まり最適化においては、与えられたタイミング制約内でセルレイアウトのデコンパクションを行うことでセルレイアウトの歩留まり最適化を行う手法を提案した。歩留まりの指標として、セル内のクリティカルエリア面積最小化、単一コンタクトに対する冗長コンタクト挿入、およびセル内ゲートレイアウトパターンの規則性向上についてそれぞれ定式化し実験を行った。本手法を用いることでセルの性能と歩留まりのトレードオフから必要に応じた性能と歩留まりを持つセルを取り出すことが可能となることが示された。