強誘電体ゲートトランジスタの素子特性変調の研究

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高密度の不揮発メモリとして期待される金属・強誘電体・絶縁体・半導体型の強誘電体ゲートトランジスタ(FeFET)の更なる特性向上を目指して、前年度までに絶縁体Hf-Al-Oと強誘電体SrBi2Ta209(SBT)をパルスレーザ堆積(PLD)する際の条件、SBTを多結晶化するための熱処理条件等の適正化の研究を行った。最終年の本年度は、メモリウィンドウの基板内のばらつきを抑制させるために新たに大面積製膜用に設計したPLD装置を用いてFeFETを作製した。まず、大面積製膜用に10cm長のHf-Al-OとSBTのターゲットを用意し、Hf-Al-OとSBTの製膜それぞれに対してターゲット上をレーザ照射する位置の中心とレーザを掃引する幅の適正条件を明らかにした。次に、大面積製膜用PLDを用いて20mm角のシリコン基板上にFeFETを試作し、基板内の46個のFeFETのメモリウィンドウのばらつきを評価したところ、ばらつきの標準偏差をウィンドウ幅(平均値0.96V)の4.3%以内に収めることが出来た。これにより膜厚均一性の優れた大面積製膜用PLD導入の意義を検証できた。FeFETのゲート金属としてこれまで選択し開発した材料はPtであるが、一種類の金属だけではトランジスタ特性のしきい値電圧の制御範囲が狭い。Au、Ti、Niを選びFeFETを試作し、しきい値電圧を変化させる研究も行った。その結果、しきい値電圧の制御範囲を拡大できた。例えばTiをゲートとするFeFETのしきい値電圧は、Ptをゲートとするものより0.7V小さかった。初年度・2年度の材料・プロセスの面からの研究と本年度の主に装置の面からの研究を総合し、高品質強誘電体ゲートトランジスタ作製の基盤技術を構築できた。