シストリックメモリアーキテクチャに基づく超高速4次元データ圧縮システムの研究開発

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本研究では、シストリックメモリアーキテクチャに基づき、データ圧縮を指向した4次元データ数値計算専用プロセッサを設計し、FPGAによる実装を通じ性能評価を行った。以下、本研究課題の実績について概要を述べる。平成17年度では、圧縮アルゴリズムと並列性に関する研究を行い、その高速処理に適したシストリックメモリアーキテクチャを提案した。また、本アーキテクチャに基づき、FPGAによる競合学習専用プロセッサの試作を行った。性能評価の結果、本試作プロセッサは汎用プロセッサと比べて高い速度向上を実現することを確認した。平成18年度では、より汎用な高速4次元数値データ処理を可能とするために、単精度浮動小数点演算に特化したシストリックアレイプロセッサを設計した。本アレイプロセッサの基本処理要素「セル」のデータパスはマイクロプログラムにより制御され、プログラムを変更することにより様々な計算問題を扱うことができる。計算に必要なデータは各セルに分散された局所メモリに格納され、FPGAの持つ総メモリバンド幅を最大限に活かした超並列計算が可能である。本研究では、単一のFPGA上に12x8のセルから成るシストリックアレイを実装し、n次元数値計算の例として2次元の計算流体力学問題を用い性能評価を行った。2次元正方キャビティ内の定常流を計算したところ、僅か60MHzで動作するシストリックアレイプロセッサは、3.2GHz動作のPentium4プロセッサと比べ7倍もの高速計算を実現した。この評価は2次元の数値計算に対するものであるが、提案プロセッサは理論的に4次元データを高速計算可能である。以上、本研究課題では、4次元データの高速処理に対する提案アーキテクチャの有効性が確認できた他、コンパイラ等、今後実用的なシステムを構築する上で必要な開発の指針が明らかとなった。これは、重要な成果である。