配線遅延と発熱を考慮したプロセッサアレイの自律再構成方式に関する研究

点击翻译按钮获取中文摘要

本研究の目的は,集積回路チップ内に複数のプロセッサ回路を搭載するマルチコア型プロセッサアレイシステムの信頼性を向上させることである.具体的には,故障プロセッサの回避,プロセッサ間の配線遅延,チップの発熱量の3つの異なる問題を統合的に取り扱うことが可能な新たな概念のシステム自律再構成方式を開発することである.本年度は,チップ自身が自動的にシステム再構成を行う自律再構成機能を実現するために,前年度に開発した再構成法のチップ内組み込み回路の設計を行った.本研究で開発した再構成法は,故障回避,配線遅延,発熱量に関する最適化問題を解くために,遺伝的アルゴリズム(GA)を用いている.そのため,回路の実装方式として,GAの部分的な機能をシステム内の個々のプロセッサに組み込み,各プロセッサが協調して動作する並列GAとして実装するアプローチをとった.また,プロセッサ間のデータ転送方式として,ネットワーク・オン・チップ型のパケット転送方式を採用し,デッドロック(パケット転送処理の停止)を回避するためのパケット転送方法の検討も行った.回路設計ソフトウェアを用いて,プロセッサへの組み込み回路,および,データ転送用ルータ回路の設計を行い,動作確認を行った.今後は,設計した回路を用いてプロセッサアレイシステムを構築し,システム全体としての動作確認を行う予定である.また,システムをFPGAなどの書き換え可能デバイス上に実装し,ハードウェアとしての性能評価を行う予定である.