周期比較器を用いた全ディジタル位相同期回路の設計・実装

本研究では実際にチップ上で回路として動作する全ディジタル位相同期回路を実装すること、その性能を向上させ実用レベルにまで引き上げる事を目的とする。具体的にはモバイル用システムオンチップ上クロック生成回路、90nmプロセス、電源電圧1V、対応周波数700MHz-300MHzを満足するような位相同期回路を想定し、設計・試作・評価を行う。十分な低雑音性能や高速なロック時間(0.1ms程度)、省チップ面積(0.2mm四方)を目指す。当該年度では、前年度において動作確認することができた、新規アーキテクチャによる周期比較方式全ディジタル位相同期回路の実装に関するブラッシュアップを行った。提案アーキテクチャにおいては、ディジタル・エラーに起因して、微小時間領域での動作が不安定になる可能性がある。これを回避するために、新たな補助回路として位相変動方向検出回路を考案・追加実装し、全ディジタル位相同期回路全体の動作安定化を実現した。さらに、新規アーキテクチャである周期比較方式は通常の位相同期回路とは全く異なる動作原理を有しているため、新たな数式モデルとして漸化式的な解釈を加え、その動作や特性の解析を行った。これにより、提案アーキテクチャが本質的に有する周波数変調雑音に関して、実装にあたって内部発振器の雑音成分を考慮すると、雑音のピークが低減されることを確認できた。研究の目標とする90nmプロセスでの試作・評価を行うことは出来なかったが、実装に関する詳細な解析を加えたことで、90nmプロセスによって目標とする性能を確保する、より強固な見通しを得ることができた。

本研究では実際にチップ上で回路として動作する全ディジタル位相同期回路を実装すること、その性能を向上させ実用レベルにまで引き上げる事を目的とする。具体的にはモバイル用システムオンチップ上クロック生成回路、90nmプロセス、電源電圧1V、対応周波数700MHz-300MHzを満足するような位相同期回路を想定し、設計・試作・評価を行う。十分な低雑音性能や高速なロック時間(0.1ms程度)、省チップ面積(0.2mm四方)を目指す。当該年度では、前年度において動作確認することができた、新規アーキテクチャによる周期比較方式全ディジタル位相同期回路の実装に関するブラッシュアップを行った。提案アーキテクチャにおいては、ディジタル・エラーに起因して、微小時間領域での動作が不安定になる可能性がある。これを回避するために、新たな補助回路として位相変動方向検出回路を考案・追加実装し、全ディジタル位相同期回路全体の動作安定化を実現した。さらに、新規アーキテクチャである周期比較方式は通常の位相同期回路とは全く異なる動作原理を有しているため、新たな数式モデルとして漸化式的な解釈を加え、その動作や特性の解析を行った。これにより、提案アーキテクチャが本質的に有する周波数変調雑音に関して、実装にあたって内部発振器の雑音成分を考慮すると、雑音のピークが低減されることを確認できた。研究の目標とする90nmプロセスでの試作・評価を行うことは出来なかったが、実装に関する詳細な解析を加えたことで、90nmプロセスによって目標とする性能を確保する、より強固な見通しを得ることができた。