超低消費電力かつディペンダブルなオンチップネットワークの研究

超低功耗和可靠片上网络研究

• 批准号: 09J05189
• 负责人: 松谷 宏紀
• 金额: $ 4.61万
• 依托单位: The University of Tokyo
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2009
• 资助国家: 日本
• 起止时间: 2009 至 2011
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-09J05189/
• 关键词: 計算機アーキテクチャ; 結合網; 低消費電力; ディペンダブル; オンチップネットワーク; Network-on-Chip

本研究の目的は、オンチップネットワーク(NoC)の低消費電力化、および、ディペンダビリティの向上である。以降、順に成果を報告する。1.「細粒度パワーゲーティング」オンチップルータを非常に細粒度なパワードメインに分割し、本当に使われている箇所に、本当に必要なタイミングでのみ電力を供給する。これによって、リーク電流を大幅に抑えることができる。昨年度までの成果によって、リーク電力を大幅に削減できたが、アプリケーションの性能が4.0%低下した。一般的に4.0%の性能低下は許容できないため、パワードメインの分割方法を見直しを行った。本年度では、さらに性能低下を隠ぺいできる新たなウェイクアップ手法を導入、性能低下を0.7%まで抑えることに成功した。本成果はIEEE Transactions on Computer-Aided Design of Integrated Circuitsに採録された。2.「多電源・可変パイプライン化」Dynamic Voltage and Frequency Scaling (DVFS)は、低負荷時に、動作周波数と供給電圧を下げることでダイナミック電力を削減する手法である。しかし、これをNoCに適用すると、各ルータが異なる動作周波数で動作することになり、ルータ間の同期通信が極めて困難になる。そこで、我々は「電圧とオンチップルータのパイプライン段数」を制御することにした。パイプラインを深くすると通信遅延が増えるが回路の速度は上がるため、動作周波数を変えずともDVFSに近い効果が得られる。本年度は多電源・可変パイプラインルータのプロトタイプを設計し、現在はその詳細な評価を行っている。なお、オンチップルータの可変パイプライン化に関連して、低遅延ルータの研究も並行して行い、成果がIEEE Transactions on Computersに採録された。3.「オンチップネットワークのディペンダビリティ向上」多電源・可変パイプラインルータによって、低負荷時の供給電圧を下げることができ、消費電力の大幅な削減が期待できる。しかし、近年、プロセスの微細化やそれに伴う低電圧化によりビット化けなどのソフトエラーが問題となっており、将来的に低電圧化技術の大きな妨げになると懸念されている。そこで、本研究では、ビットエラーの検出・再送、訂正符号をNoCに応用する。昨年度に引き続き、NoCにおけるエラー検出・訂正符号のモデル化を行い、本年度はそのようなオンチップルータ回路を設計し、回路レベルの評価を行った。

The purpose of this study is to achieve low-consumption electricity consumption in NoC (NoC), and to achieve the purpose of this research. Hereafter, the results will be reported smoothly. 1.「Fine-grained granulated powder」オンチップルータをvery fine-grained granulated granulated powderにdivided し, the original われている箇shoに, the original にnecessary power supply する.これによって、リークcurrent を大に氪えることができる. Last year's fiscal performance was significantly reduced, as was the substantial reduction in electricity and performance, and the performance was reduced by 4.0%. Generally speaking, the performance is low at 4.0%. This year, the performance of the new たなウェイクアップ technique was introduced, and the performance was low by 0.7%, and the えることに was successful. This result is collected and recorded in IEEE Transactions on Computer-Aided Design of Integrated Circuits. 2. "Multiple power supplies・Convertible" Dynamic Voltage and Frequency Scaling (DVFS), when the load is low, the operating frequency and the supply voltage are lowered, and the power is reduced using the method. The number of action cycles applicable to しかし and これをNoCに is applicable to すると and each ルータがdifferent なるThe action is very difficult, and the communication between the two is extremely difficult.そこで、我々は「电姧とオンチップルータのパイプライン级」をcontrol することにした. The communication speed of communication is highるため, action cycle number を変えずともDVFS にNearly い effect が got られる. This year's multi-power supply・Can 変パイプラインルータのプロトタイプを designし, now the details of the review 価を行っている.なお、オンチップルータの可変パイプライン化にconnectionして、low 遅yan ルータの Research もParallel して行い、ResultsがIEEE Transactions on Computers's collection is recorded. 3. 「オンチップネットワークのディペンダビリティUP」Multiple power supply・Can be used as a パイプラインルーIt is expected that the power supply voltage will be reduced at low load and the power consumption will be significantly reduced.しかし, in recent years, the プロセスのmicronization and low-voltage によりビット化けなどのソフトエThere are problems and suspense about low voltage technology in the future.そこで, this research では, ビットエラーの検検・resend, correction symbol をNoCに応用する. Yesterday's year's NoC NoC NoC NoC におけるエラー検・Correction of the symbol のモデル化を行い, this book Annual はそのようなオンチップルータloop designし, loop レベルのreview価を行った.

项目成果

A Wireless 3-D Network-on-Chip Architecture using Inductive-Coupling for Chip-Multiprocessors

使用电感耦合的片上多处理器无线 3D 片上网络架构

• 发表时间: 2011
• 作者: 河野俊行(編);ほか;Hiroki Matsutani
• 通讯作者: Hiroki Matsutani

洋書「3D Integration for NoC-based SoC Architectures」の第10章「3-D NoC on Inductive Wireless Interconnect] pp.225-248

外文书《3D Integration for NoC-based SoC Architectures》第10章《3-D NoC on Inducing Wireless Interconnect》pp.225-248

• 发表时间: 2010
• 作者: 高橋裕里香;新谷政己;高瀬識之;原啓文;山根久和;野尻秀昭;今江理恵子;Hiroki Matsutani
• 通讯作者: Hiroki Matsutani

Ultra Fine-Grained Run-Time Power Gating of On-chip Routers for CMPs

• DOI: 10.1109/nocs.2010.16
• 发表时间: 2010-05
• 期刊: 2010 Fourth ACM/IEEE International Symposium on Networks-on-Chip
• 作者: Hiroki Matsutani;M. Koibuchi;Daisuke Ikebuchi;K. Usami;Hiroshi Nakamura;H. Amano

低遅延オンチップネットワークのための予測ルータの評価

低延迟片上网络预测路由器的评估

• 发表时间: 2009
• 作者: 松谷宏紀;他
• 通讯作者: 他

Fat H-Tree: A Cost-Efficient Tree-Based On-Chip Network

• DOI: 10.1109/tpds.2008.233
• 发表时间: 2007-03
• 期刊: IEEE Transactions on Parallel and Distributed Systems
• 影响因子: 5.3
• 作者: Hiroki Matsutani;M. Koibuchi;Yutaka Yamada;D. Hsu;H. Amano