チップ内ネットワークにおけるIPコア間通信のルーティング方式

本年度は大きく分けて以下の3点の研究を行った。1.「チップ内ネットワークにおける低遅延ルータアーキテクチャに関する研究」近年のメニーコアでは、IPコア間の通信遅延がアプリケーションに与える影響が益々大きくなってきている。そこで、IPコア間の通信遅延を減らすために予測機構を用いた低遅延ルータを開発した。予測ルータでは、次のパケット転送で使われるであろう出力チャネルを予測し、パケット到着前にアービトレーションを完了させておく。予測が当たれば、最短1サイクルでフリットを転送できる。2.「チップ内ネットワークの低消費電力化に関する研究」最近のVLSIでは、消費電力、および、それに伴う発熱が最も重要な問題となりつつある。チップ内ネットワークの消費電力を削減するため、オンチップルータ向けにSlow-Silent Virtual Channelsを提案した。これは、低い動作周波数、および、低い電圧で動作する仮想チャネルであり、トラフィック負荷に応じて電力供給をOn/Offできる。つまり、トラフィック負荷が低ければ電力供給を止め消費電力を抑え、逆に負荷が高くなると、すべての仮想チャネルを動作させて高い性能を実現する。3.「チップ内ネットワークにおけるFat H-Treeトポロジに関する研究」我々は、平成18年度より、Fat H-Treeと呼ばれるチップ内ネットワーク向けのネットワークトポロジを提案してきた。本年度は、Fat H-Treeを3次元VLSI向けに効率的にレイアウトする方法を提案した。また、これまでのFat H-Treeに関する成果をまとめ、IEEE Transactionに投稿し、採録された。さらに、Fat H-Treeに関するこれまでの業績が認められ、情報処理学会より論文賞を受賞した。

本年度は大きく分けて以下の3点の研究を行った。1.「チップ内ネットワークにおける低遅延ルータアーキテクチャに関する研究」近年のメニーコアでは、IPコア間の通信遅延がアプリケーションに与える影響が益々大きくなってきている。そこで、IPコア間の通信遅延を減らすために予測機構を用いた低遅延ルータを開発した。予測ルータでは、次のパケット転送で使われるであろう出力チャネルを予測し、パケット到着前にアービトレーションを完了させておく。予測が当たれば、最短1サイクルでフリットを転送できる。2.「チップ内ネットワークの低消費電力化に関する研究」最近のVLSIでは、消費電力、および、それに伴う発熱が最も重要な問題となりつつある。チップ内ネットワークの消費電力を削減するため、オンチップルータ向けにSlow-Silent Virtual Channelsを提案した。これは、低い動作周波数、および、低い電圧で動作する仮想チャネルであり、トラフィック負荷に応じて電力供給をOn/Offできる。つまり、トラフィック負荷が低ければ電力供給を止め消費電力を抑え、逆に負荷が高くなると、すべての仮想チャネルを動作させて高い性能を実現する。3.「チップ内ネットワークにおけるFat H-Treeトポロジに関する研究」我々は、平成18年度より、Fat H-Treeと呼ばれるチップ内ネットワーク向けのネットワークトポロジを提案してきた。本年度は、Fat H-Treeを3次元VLSI向けに効率的にレイアウトする方法を提案した。また、これまでのFat H-Treeに関する成果をまとめ、IEEE Transactionに投稿し、採録された。さらに、Fat H-Treeに関するこれまでの業績が認められ、情報処理学会より論文賞を受賞した。