チップ内ネットワークにおけるIPコア間通信のルーティング方式

片内网络中IP核间通信的路由方法

• 批准号: 06J06033
• 负责人: 松谷 宏紀
• 金额: $ 1.73万
• 依托单位: Keio University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2006
• 资助国家: 日本
• 起止时间: 2006 至 2008
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-06J06033/
• 关键词: Network-on-Chip(NoC); On-Chip Network; 結合網; オンチップルータ; メニーコア; 省電力; トポロジ; ルータ; VLSI; Network-on-Chip (NoC); ルーティング

本年度は大きく分けて以下の3点の研究を行った。1.「チップ内ネットワークにおける低遅延ルータアーキテクチャに関する研究」近年のメニーコアでは、IPコア間の通信遅延がアプリケーションに与える影響が益々大きくなってきている。そこで、IPコア間の通信遅延を減らすために予測機構を用いた低遅延ルータを開発した。予測ルータでは、次のパケット転送で使われるであろう出力チャネルを予測し、パケット到着前にアービトレーションを完了させておく。予測が当たれば、最短1サイクルでフリットを転送できる。2.「チップ内ネットワークの低消費電力化に関する研究」最近のVLSIでは、消費電力、および、それに伴う発熱が最も重要な問題となりつつある。チップ内ネットワークの消費電力を削減するため、オンチップルータ向けにSlow-Silent Virtual Channelsを提案した。これは、低い動作周波数、および、低い電圧で動作する仮想チャネルであり、トラフィック負荷に応じて電力供給をOn/Offできる。つまり、トラフィック負荷が低ければ電力供給を止め消費電力を抑え、逆に負荷が高くなると、すべての仮想チャネルを動作させて高い性能を実現する。3.「チップ内ネットワークにおけるFat H-Treeトポロジに関する研究」我々は、平成18年度より、Fat H-Treeと呼ばれるチップ内ネットワーク向けのネットワークトポロジを提案してきた。本年度は、Fat H-Treeを3次元VLSI向けに効率的にレイアウトする方法を提案した。また、これまでのFat H-Treeに関する成果をまとめ、IEEE Transactionに投稿し、採録された。さらに、Fat H-Treeに関するこれまでの業績が認められ、情報処理学会より論文賞を受賞した。

This year, the following three points of research were conducted. 1. "Research on the relationship between low latency and high latency of IP communication" in recent years. The delay of communication between IP networks is reduced and the delay of communication between IP networks is reduced. The forecast is complete. The forecast is complete. The shortest one is the shortest one. 2. "Research on low power consumption in VLSI" Recently, the most important problem of VLSI is power consumption, heat generation and heat generation. Slow-Silent Virtual Channels are proposed to reduce the consumption of electricity in the interior. Low voltage operation cycle, low voltage operation cycle, low voltage cycle, low voltage operation cycle, low voltage cycle, low voltage Power supply is low, power consumption is low, reverse load is high, power consumption is high, and power generation is high. 3. "Research on Fat H-Tree and Related Information": 18 years ago, I proposed a proposal for Fat H-Tree and Related Information. This year, we proposed a method to efficiently implement Fat H-Tree for 3D VLSI. Fat H-Tree related results, IEEE Transaction contributions, and acquisitions The Fat H-Tree is a great place to be.

项目成果

チップ内ネットワークにおけるFat H-Treeトポロジの性能評価

片上网络中胖 H 树拓扑的性能评估

• 发表时间: 2006
• 期刊: 情報処理学会研究報告2006-ARC-169
• 作者: 松谷宏紀;他;松谷 宏紀;松谷 宏紀;Hiroki Matsutani;松谷 宏紀;松谷 宏紀;松谷 宏紀
• 通讯作者: 松谷 宏紀

予測機構を持った低遅延オンチップルータアーキテクチャ

具有预测机制的低延迟片上路由器架构

• 发表时间: 2008
• 作者: 松谷宏紀;他
• 通讯作者: 他

Performance, Cost, and Energy Evaluation of Fat H-Tree : A Cost-Efficient Tree-Based On-Chip Network

胖 H 树的性能、成本和能耗评估：一种经济高效的基于树的片上网络

• 发表时间: 2007
• 期刊: Proc.of the IEEE International Parallel and Distributed Processing Symposium
• 作者: 松谷宏紀;他;松谷 宏紀;松谷 宏紀;Hiroki Matsutani
• 通讯作者: Hiroki Matsutani

3次元 IC 向け Fat Tree ベース Network-on-Chips

用于 3D IC 的基于胖树的片上网络

• 发表时间: 2007
• 期刊: 情報処理学会技術研究報告 2006-ARC-171
• 作者: 鈴木 路子編著;金子 勇・小林 保子・増田 敦・増野 知子著;江草由佳;江草由佳;江草由佳;Kazuki Kobayashi;Kazuki Kobayashi;小林 一樹;小林 一樹;Kazuki KOBAYASHI;小林 一樹;小林 一樹;小林 一樹;小林 一樹;Ikuko Kanashiro;小林 一樹;門脇 克典;石津 拓;Yasuhiko Kitamura;Yasuhiko Kitamura;Kazuki Kobayashi;小林 一樹;山田 誠二;山田 誠二;Akito Sakurai;Michihiro Koibuchi;Daihan Wang;Yuri Nishikawa;Daihan Wang;Hiroki Matsutani;Akiya Jouraku;松谷 宏紀
• 通讯作者: 松谷 宏紀

Three-Dimensional Layout of On-Chip Tree-Based Networks

• DOI: 10.1109/i-span.2008.39
• 发表时间: 2008-05
• 期刊: 2008 International Symposium on Parallel Architectures, Algorithms, and Networks (i-span 2008)
• 作者: Hiroki Matsutani;M. Koibuchi;D. Hsu;H. Amano