コア間の空間冗長性を活用するメニーコアプロセッサアーキテクチャ

点击翻译按钮获取中文摘要

プロセッサのマルチコア化が進み2コア～8コアのプロセッサが多く出荷され主流となっている.研究においては,数10～数100といったコア数を搭載するメニーコアプロセッサが注目されている.一般にメニーコアプロセッサにおけるチップ上の通信は,スケーラビリティなどの優位性からNetwork-on-Chip(NoC)と呼ばれるオンチップのルータを介したパケット通信を用いて行われる.コア数の増加とともにコア間の通信も増加し,ネットワークの性能によりアプリケーションの性能向上が制限されることが懸念される.一方で,LSIの一層の微細化によりプロセッサにおけるソフトエラー率,ばらつきが増加し信頼性の低下が深刻化している.ソフトエラーは,メモリや論理回路などでランダムに発生する一時でキナ誤動作である.メニーコアプロセッサにおいても集積するトランジスタ数が増加するため信頼性の低下が懸念される.本研究では,上記の問題についてコア間の空間冗長性を活用するためにオンチップルータを高機能化し複数コアを協調動作させるアプローチをとっている.23年度は,昨年度に提案した信頼性向上を目的とした2コアを利用した2重冗長化手法について,提案手法による通信が発生させるネットワーク経路上でのデッドロックを解決した.また,それをふまえた高機能オンチップルータの詳細なアーキテクチャを決定した.2重冗長化に必要な機能である,(1)パケットの送信先変更,(2)パケットの複製,(3)パケットの比較,(4)タイムアウトを実現するハードウェアを決定し.ハードウェア規模の見積もりをおこなった.また,オンチップルータに関する研究として近年報告されたDistributed Shared Buffer Routerを改良し性能向上する手法を提案した.また,メニーコアに関する研究として,昨年度提案したDistributed Shared-Buffer Routerの改良手法を進歩させ,さらなる性能向上を達成した.