消費電力見積もりモデルによる組込みマルチプロセッサシステムの効率的な設計空間探索

使用功耗估计模型对嵌入式多处理器系统进行高效设计空间探索

• 批准号: 12J05062
• 负责人: 安藤 友樹
• 金额: $ 1.15万
• 依托单位: Nagoya University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2012
• 资助国家: 日本
• 起止时间: 2012 至 2013
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-12J05062/
• 关键词: 消費電力; 設計空間探索; FPGA; パレート解

本研究の目的は、組込みマルチプロセッサシステムの設計空間探索を効率化することである。本年度は、ボトルネック解析による性能改善支援手法を提案した。提案手法は、システムのボトルネックを解析し, 解析されたボトルネックに対し, 設計制約を満たすために必要な実行時間と面積の改善率を探索する。改善率とは、設計制約を満たすために必要な実行時間とハードウェア面積の改善割合である。システム設計者は、探索された改善率を元にシステムの改善方法を検討できるため、不要な改善を防ぎ、設計空間探索を効率化できる。また、提案手法を実現するツールを開発し、設計空間探索を効率化する設計フローを提案した。設計フローは2つのツールで構成される。1つ目のツールはマッピング探索ツールである。マッピングとは、プロセッサや専用ハードウェアなど、システムを構成する機能の実装先を示す。このツールは、前年度に提案した効率的な探索アルゴリズムを用いて、実行時間とハードウェア面積のトレードオフを構成するマッピングを自動で探索するツールである。2つ目のツールは性能改善支援ツールである。このツールを用いることで、自動でボトルネックの特定とボトルネックに対する改善率の探索が実行される。提案する設計フローは、まずマッピング探索ツールにより、トレードオフを探索する。次に、探索されたトレードオフを入力として、性能改善支援ツールにより改善するべき機能とその改善率を探索する。最後に、設計者による改善率を用いたシステム記述の改善を行う。これらの処理を、システムが設計制約を満たすまで繰り返すことで、効率的な設計が可能となる。提案する設計フローを用いたAES暗号化復号システムの設計事例により、設計空間探索の効率化の評価を行った。従来に比べ、マッピング探索での評価数が最大で99%削減されると共に、設計者がボトルネック解析に要する時間を0時間にした。

The objective of this study is to 込み, 込み, チプロセッサシステム, チプロセッサシステム, <s:1> design space exploration を efficiency and する とである とである とである. This year, による, ボト ネッ ネッ ネッ will analyze the による performance improvement support methods を proposal た た. Proposal は, シ ス テ ム の ボ ト ル ネ ッ ク を parsing し, parsing さ れ た ボ ト ル ネ ッ ク に し seaborne, design constraints を against た す た め に necessary な line be time と area の period を explore す る. Improvement rate と, design constraints を fill たすために necessary な implementation time とハ ドウェア ドウェア area <s:1> improvement cut である. シ ス テ ム designers は, explore さ れ た period を yuan に シ ス テ ム の improvement methods を beg で 検 き る た め, don't な improve を ぎ, design space exploration を sharper rate change で き る. ま た, proposal を be presently す る ツ ー ル を open 発 し, design space exploration を sharper rate change す る design フ ロ ー を proposal し た. The design of フロ フロ フロ フロ 2 <s:1> で で で で で で constitutes される. 1. Youdaoplaceholder0 eye ッピ ッピ グ explore the である. マ ッ ピ ン グ と は, プ ロ セ ッ サ や 専 with ハ ー ド ウ ェ ア な ど, シ ス テ ム を constitute す る function の be loaded first を す. こ の ツ ー ル は, former annual に proposal し た sharper rate な explore ア ル ゴ リ ズ ム を with い て, be time と ハ ー ド ウ ェ ア area の ト レ ー ド オ フ を constitute す る マ ッ ピ ン グ を automatic で explore す る ツ ー ル で あ る. 2. Performance improvement support for である である である である である である である. こ の ツ ー ル を with い る こ と で, automatic で ボ ト ル ネ ッ ク の specific と ボ ト ル ネ ッ ク に す seaborne る period の explore が line be さ れ る. Design proposal す る フ ロ ー は, ま ず マ ッ ピ ン グ explore ツ ー ル に よ り, ト レ ー ド オ フ を explore す る. に, explore さ れ た ト レ ー ド オ フ を と into force し て, performance improvement support ツ ー ル に よ り improve す る べ き function と そ の period を explore す る. Finally, に, the improvement rate of the designer による を is recorded by たシステム たシステム, and the <s:1> improvement of を lines う. こ れ ら の 処 を, シ ス テ ム が design constraints を against た す ま で Qiao り return す こ と で, sharper rate な design が may と な る. Design proposal す る フ ロ ー を with い た AES number code is changed after シ ス テ ム の design examples に よ り, design space exploration の sharper rate change の review 価 を line っ た. 従 to に than べ, マ ッ ピ ン グ explore で の review 価 が で biggest 99% cut さ れ る と に, designers が ボ ト ル ネ ッ ク parsing に to す る を 0 time に し た.

项目成果

Automated Identification of Performance Bottleneck on Embedded Systems for Design Space Exploration.

自动识别嵌入式系统的性能瓶颈以进行设计空间探索。

• 发表时间: 2013
• 作者: 吉井良介;田中一生;永井篤志;中條善樹;Yuki Ando
• 通讯作者: Yuki Ando

SEEDS : 組込みシステム向けシステムレベル設計環境

SEEDS：嵌入式系统的系统级设计环境

• 发表时间: 2014
• 期刊: 電子情報通信学会論文誌D
• 作者: Masato HIYAMA;Ken Takeshi KUSAKABE;Ai TAKESHITA;Shinji SUGI;Nobue KUNIYOSHI;Hiroyuki IMAI;Kiyoshi KANO and Yasuo KISO;田村 徳子;安藤友樹
• 通讯作者: 安藤友樹

組込みシステムのアーキテクチャ探索における性能ボトルネック解析

嵌入式系统架构探索中的性能瓶颈分析

• 发表时间: 2012
• 作者: Toyoaki Hirata;Hisao Matsuno;Daisuke Kawaguchi;Tomoyasu Hirai;Norifumi L. Yamada;Masaru Tanaka;and Keiji Tanaka;檜山雅人;安藤友樹
• 通讯作者: 安藤友樹