消費電力見積もりモデルによる組込みマルチプロセッサシステムの効率的な設計空間探索

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本研究の目的は、組込みマルチプロセッサシステムの設計空間探索を効率化することである。本年度は、ボトルネック解析による性能改善支援手法を提案した。提案手法は、システムのボトルネックを解析し, 解析されたボトルネックに対し, 設計制約を満たすために必要な実行時間と面積の改善率を探索する。改善率とは、設計制約を満たすために必要な実行時間とハードウェア面積の改善割合である。システム設計者は、探索された改善率を元にシステムの改善方法を検討できるため、不要な改善を防ぎ、設計空間探索を効率化できる。また、提案手法を実現するツールを開発し、設計空間探索を効率化する設計フローを提案した。設計フローは2つのツールで構成される。1つ目のツールはマッピング探索ツールである。マッピングとは、プロセッサや専用ハードウェアなど、システムを構成する機能の実装先を示す。このツールは、前年度に提案した効率的な探索アルゴリズムを用いて、実行時間とハードウェア面積のトレードオフを構成するマッピングを自動で探索するツールである。2つ目のツールは性能改善支援ツールである。このツールを用いることで、自動でボトルネックの特定とボトルネックに対する改善率の探索が実行される。提案する設計フローは、まずマッピング探索ツールにより、トレードオフを探索する。次に、探索されたトレードオフを入力として、性能改善支援ツールにより改善するべき機能とその改善率を探索する。最後に、設計者による改善率を用いたシステム記述の改善を行う。これらの処理を、システムが設計制約を満たすまで繰り返すことで、効率的な設計が可能となる。提案する設計フローを用いたAES暗号化復号システムの設計事例により、設計空間探索の効率化の評価を行った。従来に比べ、マッピング探索での評価数が最大で99%削減されると共に、設計者がボトルネック解析に要する時間を0時間にした。