SoC Defect Level Reduction Based on Critical Area Sampling

基于关键区域采样的 SoC 缺陷水平降低

• 批准号: 23700062
• 负责人: ARAI Masayuki
• 金额: $ 2.5万
• 依托单位: Nihon University (2013)Tokyo Metropolitan University (2011-2012)
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2011
• 资助国家: 日本
• 起止时间: 2011 至 2013
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-23700062/
• 关键词: 欠陥レベル; 重みつき故障カバレージ; VLSIテスト; クリティカルエリア; クリティカルエリアサンプリング; 欠陥レベル見積; 重み付き故障カバレージ; SoC欠陥レベル削減; SoC高信頼設計; ディペンダブルプロセッサ

In the field of semiconductor device manufacturing, there is growing problem of the gap between the defect level estimated at the design stage from the reported one for fabricated devices. In this we discuss on a accurrate defect levelestimation considering probability of faults, on the basis of logical and layout structures of target circuits. We proposed and evaluated three schemes: weighted fault coverage calculation considering multiple different defect sizes, test pattern reordering algorithm, and critical area estimation without layout data. Experimental results indicated that our proposed schemes can accurately estimate the real defect level, and also that the numbers of test patterns can be reduced.

在半导体器件制造领域中，在设计阶段估计的缺陷水平与制造的器件的报告缺陷水平之间存在差距的问题日益严重。本文根据目标电路的逻辑结构和版图结构，讨论了一种考虑故障概率的准确的缺陷水平估计方法。我们提出并评估了三种方案：考虑多个不同缺陷尺寸的加权故障覆盖率计算，测试模式重排序算法，以及没有版图数据的关键区域估计。实验结果表明，我们提出的方案可以准确地估计真实的缺陷水平，也可以减少测试模式的数量。

项目成果

A Dependable Processor by Using Built-in Self Test to Tolerate Periodical Transient Faults under Highly Electromagnetic Environment

可靠的处理器，通过使用内置自测试来承受强电磁环境下的周期性瞬态故障

• DOI: 10.1109/prdc.2012.19
• 发表时间: 2012
• 期刊: 2012 IEEE 18th Pacific Rim International Symposium on Dependable Computing
• 作者: Aromhack Saysanasongkham;Masahiko Negishi;M. Arai;S. Fukumoto
• 通讯作者: S. Fukumoto

Note on Layout-Aware Weighted Probabilistic Bridge Fault Coverage

关于布局感知加权概率桥梁故障覆盖的注意事项

• 发表时间: 2012
• 作者: M. Arai;Y. Shimizu;and K. Iwasaki
• 通讯作者: and K. Iwasaki

A Highly Reliable Digital Current Control using an Adaptive Sampling Method

使用自适应采样方法的高度可靠的数字电流控制

• 发表时间: 2014
• 期刊: IEEJ Journal of Industry Applications
• 影响因子: 1.7
• 作者: A. Saysanasongkham;M. Arai;Satoshi Fukumoto;S. Takeuchi;and K. Wada
• 通讯作者: and K. Wada

Area-Per-Yield and Defect Level of Cascaded TMR for Pipelined Processors

流水线处理器级联 TMR 的单位产量面积和缺陷水平

• 发表时间: 2011
• 作者: M. Arai;and K. Iwasaki
• 通讯作者: and K. Iwasaki

Checkpoint Time Arrangement Rotation in Hybrid State Saving with a Limited Number of Periodical Checkpoints

具有有限数量的定期检查点的混合状态保存中的检查点时间安排轮换

• 发表时间: 2013
• 期刊: IEIEC Trans. Inf.&Syst.
• 作者: R. Suzuki;M. Ohara;M. Arai;S. Fukumoto;and K. Iwasaki
• 通讯作者: and K. Iwasaki