Efficient Distributed Bounded Property Checking

Heutzutage benötigt die Verifikation von industriellen Designwie z.B. ASIC（专用集成电路）和SoC（片上系统）占开发成本的75%。功能验证的趋势是通过正式验证来解决这些问题。基于二元决策图和可满足性的有效性研究有助于对中间设计进行自动验证。尽管Flaschenhals的设计标准要求进行验证，但正式的设计方法并不适用于最大的设计。这些问题是在符号模拟和有界模型检验的指导下进行的。通过一个Teile-und-Herrsche工具，通过空间分区和勘探分区（POBDDs），使用非常先进的工具进行验证。Trotzdem kämpfen diese Tools immer noch mit Speicherproblemen and sind daher nicht in der拉格sehr große Designs zu uberprüfen.这种行为动机了对象征性的人类空间探索的探索。Die vertilten testimen können größere Modelle verifizieren und liefern die Ergebnisse schneller als die sequentiellen Versionen. BDD基础验证方法通常包括Zustandsraumüberlappungen、无效验证、schlechter Lastbalancierung、sowie Synchronisierungs- und Komparkations-Overhead。这些专家通常是通过确认或通过对费伦的调查来进行的，但这并不意味着他们是在进行调查。该建筑物的主要部分是混合的，主要是垂直的，它可以使建筑物的外观更加美观，也可以使建筑物的外观更加美观。该算法具有窗口化和动态重叠减少技术。窗口化的分区通过一个独立的变量组合来标识韦尔登。Jedes window beschränkt seinen Zustandsraum，um die Eindeutigkeit zu gewährleisten.我们的空间是封闭的，但并不是封闭的。Die dynamic overlap reduction Technik verbessert die Zustandsraumtransversierung von jeder Partition durch Beseitigung des Overlaps. Der Anglomerskaliert die verteilte Verifikation und überprüft automatisch die Korrektheit von sehr großen Hardware-Designs. Die verteilte Berechnung zeigt annähernd linearen Speedup in Bezug auf die Ausführungszeit und besaughtunigt die Verifikation von Eigenschaften. Ein Tool or der eine Method，die eine schnelle Verifikation erlaubt，ist immer eine bevorzugte Wahl für die Industrie.这是一个很好的设计，并经过验证的工作。我司将以先进的理念、工具、工艺装备和工业设计为韦尔登。工业界在设计验证方面仍然存在许多问题。通过知识转移和作者的工作，我们的动力来自于我们的工作，他们在Laufe seiner Promotion中获得了很大的成功，为工业带来了一个良好的开端。这是非常重要的工业Umfeld的nutzen和daraus resultierenden Erfahrungen anzuwenden，um the eigenen Forschungsschwerpunkte zerweitern和zielgerichtet zuverbessern。

Heutzutage benötigt die Verifikation von industriellen Designs wie z.B. ASICs (Application Specific Integrated Circuit) und SoC (System-on-a-Chip) bis zu 75 % der Entwicklungskosten. Der Trend funktionale Verifikation durch formale Verifikation zu erweitern versucht dieses Problem zu lösen. Effiziente Algorithmen basierend auf BDDs (Binary Decision Diagrams) und SAT (Satisfiability) erlauben die automatische Verifikation von mittelgroßen Designs. Durch die ständig wachsenden Designgrößen bleibt die Verifikation trotzdem der Flaschenhals, da formale Methoden noch nicht für sehr große Designs skalieren. Um diese Probleme zu beheben wurde in der Forschung die Idee entwickelt symbolic simulation und bounded model checking direkt zu kombinieren. Ungeachtet dessen versuchen heutige Tools durch Partitionierung des Zustandsraums und durch Exploration dieser Partitionen (POBDDs) durch eine Teile-und-Herrsche Strategie immer größere Designs zu verifizieren. Trotzdem kämpfen diese Tools immer noch mit Speicherproblemen und sind daher nicht in der Lage sehr große Designs zu überprüfen. Diese Beobachtung motivierte die Parallelisierung der Algorithmen zur symbolischen Zustandsraumexploration. Die verteilten Algorithmen können größere Modelle verifizieren und liefern die Ergebnisse schneller als die sequentiellen Versionen. Existierende Methoden zur Parallelisierung von BDD-basierenden Verifikationsalgorithmen kämpfen oft mit Zustandsraumüberlappungen, ineffizienter Verteilung, schlechter Lastbalancierung, sowie Synchronisierungs- und Kommunikations-Overhead. Die Algorithmen konzentrieren sich entweder auf Erreichbarkeit (Validierung) oder auf das schnelle Finden von Fehlern aber nicht beides zusammen. Die Hauptarbeit des Antragstellers konzentriert sich auf hybride, hauptsächlich asynchrone verteilte Algorithmen, die sich sowohl zur schnellen Fehlerauffindung als auch zur kompletten Validierung eignen. Dieser Ansatz kombiniert bereits bekannte windowing und dynamic overlap reduction Techniken. Der windowing Ansatz benutzt Partitionen die durch eindeutige Variablenkombinationen identifiziert werden. Jedes window beschränkt seinen Zustandsraum, um die Eindeutigkeit zu gewährleisten. Der gesamte Zustandsraum wird eingeteilt in benutzte und noch nicht benutzte Zustände. Die dynamic overlap reduction Technik verbessert die Zustandsraumtraversierung von jeder Partition durch Beseitigung des Overlaps. Der Ansatz skaliert die verteilte Verifikation und überprüft automatisch die Korrektheit von sehr großen Hardware-Designs. Die verteilte Berechnung zeigt annähernd linearen Speedup in Bezug auf die Ausführungszeit und beschleunigt die Verifikation von Eigenschaften. Ein Tool oder eine Methode, die eine schnelle Verifikation erlaubt, ist immer eine bevorzugte Wahl für die Industrie. Das Ziel dieser Arbeit ist es mit sehr großen Designs zu arbeiten und diese schnell zu verifizieren. Dazu sollen die existierenden Ideen, Tools und Erfahrungen angepasst und auf echte industrielle Designs angewandt werden. Die Industrie hat immer noch Probleme sehr große Designs zu verifizieren. Motiviert durch diesen Umstand soll diese Arbeit darüber hinaus durch Transfer des Wissens und der Erfahrungen des Autors, die er im Laufe seiner Promotion gesammelt hat, eine Verbesserung für die Industrie bringen. Es ist sehr wichtig das industrielle Umfeld zu nutzen und die daraus resultierenden Erfahrungen anzuwenden, um die eigenen Forschungsschwerpunkte zu erweitern und zielgerichtet zu verbessern.