Efficient Distributed Bounded Property Checking

Heutzutage Benötigt die Verifikation von Industriellen设计Wie Z.B.Asics(专用集成电路)和SoC(片上系统)bi zu 75%der Entwickrungskosten。当前的功能验证正在形成验证过程中遇到的问题--L。有效的算法是基于二叉决策图和可满足性设计的自动验证。在这一过程中，我们的设计必须经过验证，方法论才有可能实现。符号化模拟和有界模型检验的问题。这是一种非常实用的工具，可以用来设计和验证这些工具。Trotzdem kämpfen模具工具在MIT规范问题和设计中的应用。我的动机是与算法并行，象征着我们的探索。De vertilten算法man können gröçere Modelle Verifizieren and liefern die Ergebnisse Schneller ALS die Sequentiellen Versionen.现有的方法和并行验证的算法来自MIT ZuStandsraumüberlappengen，效率低下的Verteilung，Schlechter Lastbalancierung，Sowie Synchronisierungs-and Komomikations-开销。他们的算法是从苏萨门而来的。这是一种新的、非同步的算法，也是一种新的技术。Dieser Ansat z Kombiniert Be eits bekannte Windowing and Dynamic Overlise Reducing Techniken.在加窗的情况下，不同的启用组合的标识是不同的。Jedes Window Beschränkt seinen ZuStandsraum，Um die Eindeutigkeit zu Gewährleisten.这句话的意思是：“我不知道你的名字是什么意思。”动态减少重叠的技术可在重叠时使用字词选择、遍历和分割。Der Anatz skaliert die vertiilte Verifikation andüberprüft Automatich die Korrektheit von sehr groüen Hardware-Designs.在Bezug auf die Ausführungszeit和Beschleunigt die Verifikation von Eigenschaften中，Verechnung zeigt和nnäherd line都得到了加速。我们的工具是一种方法，这是一种验证错误的方法，是对工业的一种改进。DAS ZIELL DIREESTER ARBEIT is es MIT sehr groçen Design zu arbeiten and diese Schnell zu verifizieren.大足索伦已有理想、工具和环境，并已完成了工业设计。该行业的帽子是一个新的问题，从设计到验证。这款名为Arbeit darüber hinaus的拖拉机，将为您提供更好的服务，为您带来更多更好的服务。这是一种实业，它是一种工业，它的结果是它的结果是它的存在和它的存在，而它的特征是它的性质和性质。

Heutzutage benötigt die Verifikation von industriellen Designs wie z.B. ASICs (Application Specific Integrated Circuit) und SoC (System-on-a-Chip) bis zu 75 % der Entwicklungskosten. Der Trend funktionale Verifikation durch formale Verifikation zu erweitern versucht dieses Problem zu lösen. Effiziente Algorithmen basierend auf BDDs (Binary Decision Diagrams) und SAT (Satisfiability) erlauben die automatische Verifikation von mittelgroßen Designs. Durch die ständig wachsenden Designgrößen bleibt die Verifikation trotzdem der Flaschenhals, da formale Methoden noch nicht für sehr große Designs skalieren. Um diese Probleme zu beheben wurde in der Forschung die Idee entwickelt symbolic simulation und bounded model checking direkt zu kombinieren. Ungeachtet dessen versuchen heutige Tools durch Partitionierung des Zustandsraums und durch Exploration dieser Partitionen (POBDDs) durch eine Teile-und-Herrsche Strategie immer größere Designs zu verifizieren. Trotzdem kämpfen diese Tools immer noch mit Speicherproblemen und sind daher nicht in der Lage sehr große Designs zu überprüfen. Diese Beobachtung motivierte die Parallelisierung der Algorithmen zur symbolischen Zustandsraumexploration. Die verteilten Algorithmen können größere Modelle verifizieren und liefern die Ergebnisse schneller als die sequentiellen Versionen. Existierende Methoden zur Parallelisierung von BDD-basierenden Verifikationsalgorithmen kämpfen oft mit Zustandsraumüberlappungen, ineffizienter Verteilung, schlechter Lastbalancierung, sowie Synchronisierungs- und Kommunikations-Overhead. Die Algorithmen konzentrieren sich entweder auf Erreichbarkeit (Validierung) oder auf das schnelle Finden von Fehlern aber nicht beides zusammen. Die Hauptarbeit des Antragstellers konzentriert sich auf hybride, hauptsächlich asynchrone verteilte Algorithmen, die sich sowohl zur schnellen Fehlerauffindung als auch zur kompletten Validierung eignen. Dieser Ansatz kombiniert bereits bekannte windowing und dynamic overlap reduction Techniken. Der windowing Ansatz benutzt Partitionen die durch eindeutige Variablenkombinationen identifiziert werden. Jedes window beschränkt seinen Zustandsraum, um die Eindeutigkeit zu gewährleisten. Der gesamte Zustandsraum wird eingeteilt in benutzte und noch nicht benutzte Zustände. Die dynamic overlap reduction Technik verbessert die Zustandsraumtraversierung von jeder Partition durch Beseitigung des Overlaps. Der Ansatz skaliert die verteilte Verifikation und überprüft automatisch die Korrektheit von sehr großen Hardware-Designs. Die verteilte Berechnung zeigt annähernd linearen Speedup in Bezug auf die Ausführungszeit und beschleunigt die Verifikation von Eigenschaften. Ein Tool oder eine Methode, die eine schnelle Verifikation erlaubt, ist immer eine bevorzugte Wahl für die Industrie. Das Ziel dieser Arbeit ist es mit sehr großen Designs zu arbeiten und diese schnell zu verifizieren. Dazu sollen die existierenden Ideen, Tools und Erfahrungen angepasst und auf echte industrielle Designs angewandt werden. Die Industrie hat immer noch Probleme sehr große Designs zu verifizieren. Motiviert durch diesen Umstand soll diese Arbeit darüber hinaus durch Transfer des Wissens und der Erfahrungen des Autors, die er im Laufe seiner Promotion gesammelt hat, eine Verbesserung für die Industrie bringen. Es ist sehr wichtig das industrielle Umfeld zu nutzen und die daraus resultierenden Erfahrungen anzuwenden, um die eigenen Forschungsschwerpunkte zu erweitern und zielgerichtet zu verbessern.