Efficient Distributed Bounded Property Checking

Heutzutage benötigt工业设计的芯片验证，asic（专用集成电路）和SoC（片上系统）在Entwicklungskosten的75%。Der Trend功能验证（function）验证（formale）验证（formale）验证（formale）验证（formale）问题验证（formale） lösen。基于bdd（二进制决策图）和SAT（可满足性）的高效算法，可用于自动验证mittelgroßen设计。Durch die ständig wachsenden Designgrößen bleibt die verification trotzdem der Flaschenhals, da formale Methoden noch night fbr sehr große Designs skalieren。基于符号仿真和有界模型直接检验的问题分析。ungeachet设计了一种新型的工具，可以用于设计和验证两种不同的工具，如分区工具，分区工具，勘探工具，分区工具，策略工具，设计工具，验证工具。Trotzdem kämpfen disese Tools immer noch mit specicherproblemen and sindher her晚上在der Lage sehr grose ße Designs zu berpricfen。基于算法和符号的并行性分析。Die verilten Algorithmen können größere模型验证与寿命分析Die Ergebnisse schneller也Die sequentiellen Versionen。现有的并行分析方法基于bdd的验证算法kämpfen of mit zustandsraum<s:1> berlappungen, ineffizienter verilung, schlechter lastbalancerung, sowie synchronisierung - and communmunikations - overhead。算法是一种有效的算法，是一种有效的算法，是一种有效的算法。Die Hauptarbeit des Antragstellers konzentriert sofofhybride, hauptsächlich asynchronous verilte algorithm, Die sihl zur schnellen Fehlerauffindung als auder complete valididerung eignen。Dieser Ansatz kombiniert介绍了bekante窗口和动态重叠减少技术。本文提出了一种基于变量组合的分类方法。Jedes window beschränkt seinen Zustandsraum, um die Eindeutigkeit zu gewährleisten。德语德语德语德语德语德语德语德语德语德语德语德语德语德语德语Zustände。模具动态减少重叠Technik verbessert Die zustandsraumversierung von jder Partition durch bestigung des overlap。德国硬件设计技术与技术验证与<s:2>系统预测<e:1>与自动化技术。Die verteilte Berechnung zeigt annähernd linearen在Bezug aufdie ausfhrungzeit和bechleunight Die验证von Eigenschaften中的加速。刀具序贯法，模具序贯验证法，第1章序贯分析。Das Ziel dieser arbeitist是一种设计和验证的方法。大足索伦模具有限公司设有模具、模具、模具、模具、模具、工业设计等专业公司。模具工业认为，没有问题的设计已经得到了验证。在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国，在德国。他说：“我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说，我是说。”

Heutzutage benötigt die Verifikation von industriellen Designs wie z.B. ASICs (Application Specific Integrated Circuit) und SoC (System-on-a-Chip) bis zu 75 % der Entwicklungskosten. Der Trend funktionale Verifikation durch formale Verifikation zu erweitern versucht dieses Problem zu lösen. Effiziente Algorithmen basierend auf BDDs (Binary Decision Diagrams) und SAT (Satisfiability) erlauben die automatische Verifikation von mittelgroßen Designs. Durch die ständig wachsenden Designgrößen bleibt die Verifikation trotzdem der Flaschenhals, da formale Methoden noch nicht für sehr große Designs skalieren. Um diese Probleme zu beheben wurde in der Forschung die Idee entwickelt symbolic simulation und bounded model checking direkt zu kombinieren. Ungeachtet dessen versuchen heutige Tools durch Partitionierung des Zustandsraums und durch Exploration dieser Partitionen (POBDDs) durch eine Teile-und-Herrsche Strategie immer größere Designs zu verifizieren. Trotzdem kämpfen diese Tools immer noch mit Speicherproblemen und sind daher nicht in der Lage sehr große Designs zu überprüfen. Diese Beobachtung motivierte die Parallelisierung der Algorithmen zur symbolischen Zustandsraumexploration. Die verteilten Algorithmen können größere Modelle verifizieren und liefern die Ergebnisse schneller als die sequentiellen Versionen. Existierende Methoden zur Parallelisierung von BDD-basierenden Verifikationsalgorithmen kämpfen oft mit Zustandsraumüberlappungen, ineffizienter Verteilung, schlechter Lastbalancierung, sowie Synchronisierungs- und Kommunikations-Overhead. Die Algorithmen konzentrieren sich entweder auf Erreichbarkeit (Validierung) oder auf das schnelle Finden von Fehlern aber nicht beides zusammen. Die Hauptarbeit des Antragstellers konzentriert sich auf hybride, hauptsächlich asynchrone verteilte Algorithmen, die sich sowohl zur schnellen Fehlerauffindung als auch zur kompletten Validierung eignen. Dieser Ansatz kombiniert bereits bekannte windowing und dynamic overlap reduction Techniken. Der windowing Ansatz benutzt Partitionen die durch eindeutige Variablenkombinationen identifiziert werden. Jedes window beschränkt seinen Zustandsraum, um die Eindeutigkeit zu gewährleisten. Der gesamte Zustandsraum wird eingeteilt in benutzte und noch nicht benutzte Zustände. Die dynamic overlap reduction Technik verbessert die Zustandsraumtraversierung von jeder Partition durch Beseitigung des Overlaps. Der Ansatz skaliert die verteilte Verifikation und überprüft automatisch die Korrektheit von sehr großen Hardware-Designs. Die verteilte Berechnung zeigt annähernd linearen Speedup in Bezug auf die Ausführungszeit und beschleunigt die Verifikation von Eigenschaften. Ein Tool oder eine Methode, die eine schnelle Verifikation erlaubt, ist immer eine bevorzugte Wahl für die Industrie. Das Ziel dieser Arbeit ist es mit sehr großen Designs zu arbeiten und diese schnell zu verifizieren. Dazu sollen die existierenden Ideen, Tools und Erfahrungen angepasst und auf echte industrielle Designs angewandt werden. Die Industrie hat immer noch Probleme sehr große Designs zu verifizieren. Motiviert durch diesen Umstand soll diese Arbeit darüber hinaus durch Transfer des Wissens und der Erfahrungen des Autors, die er im Laufe seiner Promotion gesammelt hat, eine Verbesserung für die Industrie bringen. Es ist sehr wichtig das industrielle Umfeld zu nutzen und die daraus resultierenden Erfahrungen anzuwenden, um die eigenen Forschungsschwerpunkte zu erweitern und zielgerichtet zu verbessern.