Hierarchische Synthese für anwendungsspezifische Prototypenimplementierungen

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In diesem Forschungsvorhaben soll der bisher entwickelte hierarchische High-Level-Syntheseansatz unter Berücksichtigung gegebener Zielarchitekturen dahingehend erweitert werden, prozeßübergreifendes sowie zielarchitekturspezifisches Zeitverhalten während der Synthese zu analysieren, um zielgerichtete Syntheseentscheidungen hinsichtlich der Einhaltung von harten Zeitbedingungen automatisch durchführen zu können. Dies spielt insbesondere im Rapid-Prototyping komplexer integrierter Steuerungssysteme eine entscheidende Rolle, da sich diese Systeme in der Regel aus kommunizierenden nebenläufigen Prozessen, die hierarchisch strukturiert sein können und mit der Umgebung interagieren, zusammensetzen. Da dabei Zeitbedingungen im allgemeinen in Relation zur spezifizierten Kommunikation zwischen den Prozessen und der Umgebung stehen, ist eine globale Analyse des Kommunikationsverhaltens Voraussetzung für eine sinnvolle prozeßlokale Betrachtung gegebener harter Zeitbedingungen und zur Detektion zeitkritischer Blöcke innerhalb des Gesamtsystems. Diese Analyse bietet außerdem die Grundlage, prozeßübergreifende Optimierungen während der Synthese durchführen zu können. Eine präzise Berücksichtigung des zielarchitekturspezifischen Zeitverhaltens führt zu einer gleichmäßigeren Auslastung der Takte im gesamten System und somit zu einer Optimierung der Taktfrequenz, die unmittelbar mit der Reaktionszeit des integrierten Steuerungssystems korreliert. Um dies zu erreichen, müssen insbesondere effiziente Abschätzverfahren entwickelt werden, die bereits in frühen Synthesephasen die Einflüsse der Verbindungslaufzeiten einschließlich der Multiplexer und des Steuerwerks unter Berücksichtigung der Zielarchitektur bestimmen können.