Co-Design of Massively Parallel Embedded Processor Architectures

Das Projekt Beschäftigt Sich MIT der Syneratischen a)Abbildung，b)评估和c)勘探von Massiv Parassiv Prozessor Archekturen，die für Spezielle Anwendungen im Bereich von Eingebetteen Computern entwickelt den。在片上系统芯片(SoC System on a Chip，SoC System on a Chip)集成的硬件技术方面，我们需要大量的并行程序。为了实现超级计算机的硬件设计和实现，现有的算法得到了加强。这些设备包括：Mehr和Mehr Zwitchenlösungen Enwickelt，Anangefangen bebeFein-Fein-Granaren现场可编程门阵列(现场可编程门阵列)bis zu Grob-Granaren ProzessorFeldern，Wie z.B.die pact XPP，QuickSilver ACM，Bresa von Silicon Have(飞利浦)，NSC Napa-1000和viele weitere。所有的技术都是这样的，我们不能把它们放在一起，也不能把它们放在一起，而不是把它们放在一起，这样才能使我们的产品和结构更加高效。Nach Moore Gesetz Dauert die Tatsache an，dass die Schere zwitchen Technologie and Abbildungseffizienz stetig weeter ausinander klafft(s.abb.1)。在这里，我们可以灵活地选择合适的建筑形式，也可以根据实际情况选择合适的建筑形式。我们重新设计了一种新的建筑形式，这是一种新的方法和方法，并不适用于建筑和建筑。这是一项非常重要的工程，也是一项重要的工程。在Kurzbezeichnung Comap下，我们从Forschungsantrags zusammenzufassen，deren Haupttziel ist die Bereitstellung eines Co-Entwurim Sinne vom Gleichzeitigen Entwurf von Parallen SpezialprozessorArchekturen and zugehörigen ffizienten Compilern.我们将为您提供更多信息：--Erforschung von Architekturen...-Modellierung and Simulation von ProzessorFeldern.-Retargierare AbbildungsMethodik...-共同勘探von Architekturen and Abbildungen...

Das Projekt beschäftigt sich mit der systematischen a) Abbildung, b) Evaluation und c) Exploration von massiv parallelen Prozessorarchitekturen, die für spezielle Anwendungen im Bereich von Eingebetteten Computern entwickelt werden. Die zu untersuchende Klasse von Computerarchitekturen besteht aus massiv parallel vernetzten Prozessorelementen, die durch heutige Hardwaretechnologie in einem einzigen Chip (SoC System on a Chip) integriert werden können. Existierende Ansätze zur Abbildung von berechnungsintensiven Algorithmen auf parallele Architekturen betrachten entweder die Implementierung in dedizierter Hardware oder die Implementierung auf einem gegebenen Supercomputer. Zwischen diesen beiden Extremen werden zunehmend mehr und mehr Zwischenlösungen entwickelt, angefangen bei fein-granularen FPGAs (Field Programmable Gate Array) bis zu grob-granularen Prozessorfeldern, wie z. B. die PACT XPP, Quicksilvers ACM, Bresca von Silicon Hive (Philips), NSC NAPA-1000 und viele weitere. Um alle technologischen Leistungsmerkmale und die unterschiedlichen Ebenen von Parallelismus nutzen können, verbleibt die Frage, wie diese feldartigen Prozessorarchitekturen effizient programmiert werden können. Nach Moores Gesetz dauert die Tatsache an, dass die Schere zwischen Technologie und Abbildungseffizienz stetig weiter auseinander klafft (s.Abb. 1). Hier werden flexiblere und generischere Werkzeuge benötigt, die einfach auf eine bestimmte Architektur retargiert werden können. Um das Redesign einer Architektur wegen unvorhergesehener Ineffizienzen zu vermeiden, ist eine Methodik wünschenswert, die eine ganze Klasse von Architekturen und Abbildungen berücksichtigt. Diese sollte a) früh im Entwurfsprozess und b) nicht nur für eine bestimmte Architektur zur Verfügung stehen. Unter der Kurzbezeichnung CoMap versuchen wir die Hauptaspekte unseres Forschungsantrags zusammenzufassen, deren Hauptziel ist die Bereitstellung eines Co-Entwurfs im Sinne vom gleichzeitigen Entwurf von parallelen Spezialprozessorarchitekturen und zugehörigen effizienten Compilern. Die wesentlichen Forschungsgebiete können hierbei wie folgt zusammengefasst werden: - Erforschung von Architekturen... - Modellierung und Simulation von Prozessorfeldern... - Retargierbare Abbildungsmethodik... - Co-Exploration von Architekturen und Abbildungen...