Built-in Self-Test and Fault Localization for Inter-Layer Vias in Monolithic 3D ICs
Built-in Self-Test and Fault Localization for Inter-Layer Vias in Monolithic 3D ICs
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单片 3D IC 中层间过孔的内置自测试和故障定位
DOI：
10.1145/3464430
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发表时间：
2022
影响因子：
2.2
通讯作者：
Lim, Sung Kyu
中科院分区：
文献类型：
--
作者：
Chaudhuri, Arjun;Banerjee, Sanmitra;Kim, Jinwoo;Park, Heechun;Ku, Bon Woong;Kannan, Sukeshwar;Chakrabarty, Krishnendu;Lim, Sung Kyu
单片3D（M3D）集成通过使用纳米级层间通孔（ILV）提供大规模垂直集成。然而，层间电介质的高集成密度和积极的缩放使得ILV特别容易出现缺陷。我们提出了一种低成本的内置自测试（BIST）方法，只需要两个测试模式来检测开路，固定故障，桥接故障（短路）在ILV。我们还提出了一个扩展的BIST架构的故障检测，称为双BIST，以保证零ILV故障屏蔽由于单一的BIST故障和可忽略的ILV故障屏蔽由于多个BIST故障。我们分析了块级分区设计中相邻ILV之间的耦合对一维阵列的影响。基于此分析，我们提出了一种新的测试架构，称为共享BIST的本地化单个和多个故障，包括耦合引起的故障的附加功能。我们介绍了一个系统的基于聚类的方法设计和集成的延迟银行与共享BIST架构测试小延迟缺陷的ILV以最小的良率损失。四个两层M3D基准设计的仿真结果突出了所提出的BIST框架的有效性。
Monolithic 3D (M3D) integration provides massive vertical integration through the use of nanoscale inter-layer vias (ILVs). However, high integration density and aggressive scaling of the inter-layer dielectric make ILVs especially prone to defects. We present a low-cost built-in self-test (BIST) method that requires only two test patterns to detect opens, stuck-at faults, and bridging faults (shorts) in ILVs. We also propose an extended BIST architecture for fault detection, called Dual-BIST, to guarantee zero ILV fault masking due to single BIST faults and negligible ILV fault masking due to multiple BIST faults. We analyze the impact of coupling between adjacent ILVs arranged in a 1D array in block-level partitioned designs. Based on this analysis, we present a novel test architecture called Shared-BIST with the added functionality of localizing single and multiple faults, including coupling-induced faults. We introduce a systematic clustering-based method for designing and integrating a delay bank with the Shared-BIST architecture for testing small-delay defects in ILVs with minimal yield loss. Simulation results for four two-tier M3D benchmark designs highlight the effectiveness of the proposed BIST framework.
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