Towards Area Efficient Logic Circuit: Exploring Potential of Reconfigurable Gate by Generic Exact Synthesis
Towards Area Efficient Logic Circuit: Exploring Potential of Reconfigurable Gate by Generic Exact Synthesis
复制标题
迈向面积高效的逻辑电路：通过通用精确综合探索可重构门的潜力
DOI：
10.1109/ojcs.2023.3247752
复制
发表时间：
2023
影响因子：
5.9
通讯作者：
Pan, Chenyun
中科院分区：
文献类型：
--
作者：
Shang, Liuting;Naeemi, Azad;Pan, Chenyun
在本文中，我们提出了一种通用设计方法，通过使用基于布尔可满足性（SAT）求解器的精确综合来实现面积高效的可重构逻辑电路。所提出的方法更好地利用新兴可重构逻辑门（RLG）的高表示能力来实现具有更少门的可重构电路。此外，我们提出了一种基于栅栏的加速方法，可以为合成提供 >10 倍的加速，而不会明显损失最优性。此外，基于最近提出的谷自旋器件开发了四组 RLG 作为案例研究，以证明所提出电路的优势。已经进行了仿真来分析栅栏搜索算法和算子组合的影响。根据不相交支持可分解 (DSD) 基准，与 CMOS 同类产品相比，面积和能量延迟面积积 (EDAP) 分别减少了 38% 和 73%。与现有的两种合成方法相比，基于 MCNC 基准，所提出的方案使 EDAP 减少了 40% 和 26.3%。
In this article, we propose a generic design methodology to achieve area-efficient reconfigurable logic circuits by using exact synthesis based on Boolean satisfiability (SAT) solver. The proposed methodology better leverages the high representation ability of emerging reconfigurable logic gates (RLGs) to achieve reconfigurable circuits with fewer gates. In addition, we propose a fence-based acceleration method to provide >10× speed up for the synthesis without an observable loss of optimality. Furthermore, four sets of RLGs are developed based on a recently proposed valley-spin device as a case study to demonstrate the advantage of the proposed circuit. Simulations have been performed to analyze the impact of the fence searching algorithm and combination of operators. Based on disjoint-support decomposable (DSD) benchmarks, up to 38% and 73% reductions are observed in the area and energy-delay-area product (EDAP), respectively, compared to CMOS counterparts. Compared to the two existing synthesis methods, the proposed scheme provides 40% and 26.3% reduction in EDAP based on MCNC benchmark.
登录
查看更多内容
DOI：
10.1145/2897937.2898099
发表时间：
2016-06
期刊：
2016 53nd ACM/EDAC/IEEE Design Automation Conference (DAC)
影响因子：
--
作者：
Theodore Winograd;H. Salmani;H. Mahmoodi;K. Gaj;H. Homayoun
通讯作者：
Theodore Winograd;H. Salmani;H. Mahmoodi;K. Gaj;H. Homayoun
FPGA 互连拓扑探索
DOI：
--
发表时间：
2009
期刊：
影响因子：
--
作者：
Z. Marrakchi;H. Mrabet;Umer Farooq;H. Mehrez
通讯作者：
H. Mehrez
DOI：
--
发表时间：
2011
期刊：
J. Multiple Valued Log. Soft Comput.
影响因子：
--
作者：
Z. Gajda;L. Sekanina
通讯作者：
L. Sekanina
影响因子：
2.1
作者：
Shaahin Angizi;Zhezhi He;An Chen;Deliang Fan
通讯作者：
Shaahin Angizi;Zhezhi He;An Chen;Deliang Fan
DOI：
10.11203/jar.19.177
发表时间：
2004-09
期刊：
--
影响因子：
--
作者：
裕幸 飯田;菊男 竹田;武利 藤本
通讯作者：
裕幸 飯田;菊男 竹田;武利 藤本