Pitfalls and Tradeoffs in Simultaneous, On-Chip FPGA Delay Measurement
Pitfalls and Tradeoffs in Simultaneous, On-Chip FPGA Delay Measurement
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同步片上 FPGA 延迟测量的陷阱和权衡
DOI：
10.1145/2847263.2847334
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发表时间：
2016
期刊：
影响因子：
--
通讯作者：
DeHon, Andre
中科院分区：
文献类型：
--
作者：
Linscott, Timothy A.;Gojman, Benjamin;Rubin, Raphael;DeHon, Andre
最近的工作展示了如何使用片上结构来测量现代FPGA上细粒度资源的制造延迟。我们发现，同时测量多个，不相交的路径将导致不同的测量延迟从孤立的配置，测量一个单一的path. On旋风III，我们显示的差异大到+/-33ps的2ns长的路径，即使同时配置的逻辑不活跃。这是在这些设备上使用的测量精度的20倍以上，并且超过先前工作中观察到的延迟扩展的50%。我们的特点的影响，同时测量的大小，并确定战略和情况下，可以减少差异。此外，我们提供了一个潜在的解释，我们的观察自加热和可配置的时钟网络架构。这些实验指出了必须表征的现象，以便更好地制定片内FPGA延迟测量并正确解释其结果。
Recent work shows how to use on-chip structures to measure the fabricated delays of fine-grained resources on modern FPGAs. We show that simultaneous measurement of multiple, disjoint paths will result in different measured delays from isolated configurations that measure a single path. On the Cyclone III, we show differences as large as +/-33ps on 2ns-long paths, even if the simultaneously configured logic is not active. This is over 20x the measurement precision used on these devices and over 50% of the observed delay spread in prior work. We characterize the magnitude of the impact of simultaneous measurements and identify strategies and cases that can reduce the difference. Furthermore, we provide a potential explanation for our observations in terms of self-heating and the configurable clock network architecture. These experiments point to phenomena that must be characterized to better formulate on-chip FPGA delay measurements and to properly interpret their results.
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