Hochvolttransistoren mit STI in einem 250 Nanometer CMOS-Prozess

这种高压晶体管的开发工作在0.25微米的范围内基本上是在一个标准CMOS工艺上进行的。Sie zielt auf Kreierung neuartiger HV NMOS und HV PMOS Transistoren für System on a Chip Lösung auch für Leistungselektronik.所有的高压晶体管LOGOS隔离都被测试过，在现代CMOS工艺中，0.25微米的隔离并不梅尔复杂，必须采用STI（浅沟槽隔离）结构。新HV副结构与STI一起使用。通过TCAD评估和尺寸确定装置-Konzepte韦尔登。Felder für Testtransistoren，deren Schlüssel parameters variiert韦尔登，韦尔登gelayoutet.测试芯片具有韦尔登特性。此外，热载体和NBTI韦尔登也在测试中。这是一个新的函数参数，也是Nachweis的一个新的参数。这也是最好的，因为这款采用STI技术的高压晶体管采用了130 nm的标准CMOS技术。纳米技术也同样适用于电子学领域，但这项工作也是一项重要的基础工作。

Diese Arbeit widmet sich der Entwicklung von Hochvolttransistoren als substanzielle Erweiterung von einem Standard CMOS-Prozess im 0,25 um Bereich. Sie zielt auf Kreierung neuartiger HV NMOS und HV PMOS Transistoren für System on a Chip Lösung auch für Leistungselektronik. Da alle bisherigen HV Transistoren LOGOS Isolation verwendet, die im modernen CMOS Prozess ab 0,25 um aber nicht mehr verfügbar ist, müssen neuartige De vice Strukturen mit STI (Shallow Trench Isolation) entwickelt. Neue HV De vice-Strukturen mit STI sind zu entwerfen. Die Device-Konzepte werden mit TCAD evaluiert und dimensioniert. Felder für Testtransistoren, deren Schlüsselparameter variiert werden, werden gelayoutet. Die Testchips werden elektrisch charakterisiert. Auch Zuverlässigkeitstests wie Hot Carrier und NBTI werden durchgeführt. Das Ziel ist neben Funktionsparametern auch der Nachweis einer ausreichenden Zuverlässigkeit. Es gilt auch aufzuzeigen, dass diese neuartigen HV Transistoren mit STI auf weitere Standard CMOS Technologie bis auf 130 nm zu übertragen ist. Mit dieser Arbeit wird so eine wichtige Grundlage geschaffen, dass die Nano-Technologie auch in die Leistungselektronik vorstößt.