非同期式回路による省エネルギーなエッジAIデバイスの実現

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二年目となる令和4年度は、非同期式回路による省エネルギーなエッジAIデバイスを実現するために、プロセッサと非同期式Binarized Neural Network (BNN)回路の通信を実現することを目標に掲げた。対象デバイスは、Field Programmable Gate Array (FPGA)である。まず、これまでに設計してきた同期式RISC-Vプロセッサと多層パーセプトロンによる非同期式BNN回路の接続を想定し、インターフェース回路を提案した。このインターフェース回路は、同期式インターフェースと非同期式インターフェースからなる。同期式インターフェースは、一般的なdouble flip-flopからなるシンクロナイザーを用いた。一方、非同期式インターフェースは、Click Elementと呼ばれる非同期式制御回路を用いた。通信プロトコルの定義、回路設計を行い、データの送受信をテスト入力として機能検証と評価（回路面積とレイテンシ）を行った。次に、評価結果を基に、提案したインターフェース回路を修正した。また、FPGAに提案したインターフェース回路を容易に実現するための設計支援ツールセットの開発を行った。この設計支援ツールセットは、設計制約生成、タイミング解析コマンド生成、タイミング検証、及び遅延調整を自動化する。そのため、開発した設計支援ツールを用いることで、提案したインターフェース回路をFPGAに設計するために必要となる設計プロセスの殆どを自動化することができる。最後に、提案するインターフェース回路と開発した設計支援ツールを用いて、同期式RISC-Vプロセッサと非同期式BNN回路の接続を行い、エッジAIデバイス全体の回路面積、実行時間、動的消費電力、および消費エネルギーを評価した。デバイス全体を同期式回路として実現したものと比べ、消費エネルギーを約34％削減することができた。