非同期式回路による省エネルギーなエッジAIデバイスの実現

使用异步电路实现节能边缘AI设备

• 批准号: 21K11812
• 负责人: 齋藤 寛
• 金额: $ 2万
• 依托单位: The University of Aizu
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (C)
• 财政年份: 2021
• 资助国家: 日本
• 起止时间: 2021-04-01 至 2024-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-21K11812/
• 关键词: 非同期式回路; FPGA; 畳み込みニューラルネットワーク; プロセッサ

二年目となる令和4年度は、非同期式回路による省エネルギーなエッジAIデバイスを実現するために、プロセッサと非同期式Binarized Neural Network (BNN)回路の通信を実現することを目標に掲げた。対象デバイスは、Field Programmable Gate Array (FPGA)である。まず、これまでに設計してきた同期式RISC-Vプロセッサと多層パーセプトロンによる非同期式BNN回路の接続を想定し、インターフェース回路を提案した。このインターフェース回路は、同期式インターフェースと非同期式インターフェースからなる。同期式インターフェースは、一般的なdouble flip-flopからなるシンクロナイザーを用いた。一方、非同期式インターフェースは、Click Elementと呼ばれる非同期式制御回路を用いた。通信プロトコルの定義、回路設計を行い、データの送受信をテスト入力として機能検証と評価（回路面積とレイテンシ）を行った。次に、評価結果を基に、提案したインターフェース回路を修正した。また、FPGAに提案したインターフェース回路を容易に実現するための設計支援ツールセットの開発を行った。この設計支援ツールセットは、設計制約生成、タイミング解析コマンド生成、タイミング検証、及び遅延調整を自動化する。そのため、開発した設計支援ツールを用いることで、提案したインターフェース回路をFPGAに設計するために必要となる設計プロセスの殆どを自動化することができる。最後に、提案するインターフェース回路と開発した設計支援ツールを用いて、同期式RISC-Vプロセッサと非同期式BNN回路の接続を行い、エッジAIデバイス全体の回路面積、実行時間、動的消費電力、および消費エネルギーを評価した。デバイス全体を同期式回路として実現したものと比べ、消費エネルギーを約34％削減することができた。

The 2nd year program and the 4th year program, asynchronous circuit program program A Iデバイスを実成するために、プロセッサとAsynchronous Binarized Neural Network (BNN) loop communication is the target of communication.対肖デバイスは、Field Programmable Gate Array (FPGA)である.まず、これまでにDesign してきたsynchronous RISC-V プロセッサとmulti-layer パーセプトロThe non-synchronous BNN loop is connected to the scenario and the インターフェース loop is proposed.このインターフェース loop, synchronous type インターフェースと non-synchronous type インターフェースからなる. Synchronous type インターフェースは, general double flip-flop からなるシンクロナイザーを use いた. One side, asynchronous type control circuit, click element asynchronous control circuit control circuit. Definition of communication circuit, circuit design circuit, circuit design system, transmission and reception system, function test certificate and evaluation (circuit area circuit area). Time, evaluation result, proposal, correction of the circuit.また, FPGA に proposal し た イ ン タ ー フ ェ ー ス loop を EASY に実开 す る た め の design support ツ ー ル セ ッ ト の开発を行った.このDesign supports ツールセットは, design control generation, タイミング analysis and コマンド generation, タイミング検certification, and び遅 extension adjustment and automation する.そのため、开発したDesign support ツールを用いることで、Proposal したインターフェースcircuit The design of FPGA is necessary and the design of FPGA is necessary and the automation is necessary. Finally, the proposed circuit design support system is used, and the synchronous RISC-V synchronous type B is not synchronized The area of the entire circuit of the NN loop, the overall loop area, the running time, the power consumption of the movement, and the power consumption of the NN loop. The total synchronization circuit of the whole system is reduced by about 34%, and the consumption ratio is reduced by about 34%.

项目成果

RTL Conversion Method From Pipelined Synchronous RTL Models Into Asynchronous Ones

流水线同步RTL模型到异步RTL模型的转换方法

• DOI: 10.1109/access.2022.3158487
• 发表时间: 2022
• 期刊: IEEE Access
• 影响因子: 3.9
• 作者: Semba Shogo;Saito Hiroshi
• 通讯作者: Saito Hiroshi

A Study on the Design of Interface Circuits Between Synchronous-Asynchronous Modules Using Click Elements

采用Click元件的同异步模块间接口电路设计研究

• 发表时间: 2022
• 作者: Semba Shogo;Saito Hiroshi
• 通讯作者: Saito Hiroshi

A Design Support Tool Set for Interface Circuits Between Synchronous and Asynchronous Modules

同步和异步模块之间接口电路的设计支持工具集

• DOI: 10.1109/access.2023.3243224
• 发表时间: 2023
• 期刊: IEEE Access
• 影响因子: 3.9
• 作者: Semba Shogo;Saito Hiroshi
• 通讯作者: Saito Hiroshi