Development of Machine learning IPS processor with ASIC-FPGA Co-design and Wave Pipelining

使用 ASIC-FPGA 协同设计和 Wave Pipelined 开发机器学习 IPS 处理器

• 批准号: 19K11969
• 负责人: 佐藤 友暁
• 金额: $ 2.75万
• 依托单位: Hokusei Gakuen University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (C)
• 财政年份: 2019
• 资助国家: 日本
• 起止时间: 2019-04-01 至 2024-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-19K11969/
• 关键词: IPS; FPGA; 機械学習; CAD; RTL; ASIC; ウェーブパイプライン; 標的型攻撃; Wave-Pipelining; ASIC-FPGA Co-Design; Machine Learning; Low-Power

新型コロナウイルス感染症が流行したことによって、在宅勤務やワーケーションといった勤務形態が増加してきています。企業等の組織内のネットワークや環境と異なり、セキュリティ上の問題が増加しています。組織内のネットワークにおいては、Intrusion Pretension System (IPS)等を設置した不正アクセスの監視や組織が管理するPersonal Computer (PC)を使用することでセキュリティの問題を減少させることができます。しかし、在宅勤務やワーケーション等で使用されるネットワークは組織内のネットワークのようにIPSで監視は行われていなく、適切なネットワークの設定が行われていない場合も多くこのことで外部からの攻撃を受けるリスクが高まります。このことは情報漏洩リスクが高まることも意味しています。加えて、在的勤務やワーケーション等で使用される機器は、個人所有の機器が使用されることも多く、適切な管理が行われていない場合も多く見受けられます。本年度は、Field Programmable Gate Array (FPGA)アーキテクチャに関する研究とこのFPGAを効率よく開発するために不可欠なCADの開発を進めました。具体的には以下の通りです。(1)一昨年はブロック間を接続する配線数を中心に検証をおこない、その結果ソースの使用率の観点で大幅な改善が見られないことが明らかになりました。今年度においては、その原因の検証を行いました。またLook Up Table (LUT)の構成を検討する方が有効であることを明らかにしました。(2)我々が開発を行ってきたFPGA上の回路のためのCADが実現されていませんでした。そこで、CADの開発に着手しました。現在のところConnection Block (CB)の部分をPythonで開発を行い、この成果は公表済みです。

New コ ロ ナ ウ イ ル ス adapting just-in-time inventory が popular し た こ と に よ っ て, in house service や ワ ー ケ ー シ ョ ン と い っ た が raised and service form し て き て い ま す. Within <s:1> organizations such as enterprises, <s:1> ネットワ ネットワ <s:1> や や や や the environment と is different な, and <s:1> problems on セキュリティ are が increasing て ます ます ます ます ます ます. Organization の ネ ッ ト ワ ー ク に お い て は, Intrusion Pretension System (IPS), and other を set し た not ア ク セ ス の monitoring や が management す る Personal Computer (PC)を use する とでセキュリティ とでセキュリティ <s:1> the を problem を to reduce させる とがで とがで ます ます. し か し, in house service や ワ ー ケ ー シ ョ ン で use さ れ る ネ ッ ト ワ ー ク は tissues の ネ ッ ト ワ ー ク の よ う に IPS で line monitoring は わ れ て い な く, appropriate な ネ ッ ト ワ ー ク の line set が わ れ て い な も い occasion more く こ の こ と で external か ら の tapping shock を by け る リ ス ク が high ま り ま す. The leakage of information リス が が が high まる と と <e:1> means <s:1> て ます ます. Add え て, in service や ワ ー ケ ー シ ョ ン で use さ れ る machines は, personal all の が use さ れ る こ と も く, more appropriate な line management が わ れ て い な い occasions も く see more by け ら れ ま す. は this year, the Field Programmable Gate Array (FPGA) ア ー キ テ ク チ ャ に masato す る research と こ の FPGA を sharper rate よ く open 発 す る た め に not owe な CAD の open 発 を into め ま し た. The specific に に is followed by です です. (1) in YiZuo は ブ ロ ッ ク を connect between 続 す る wiring を center に 検 card を お こ な い, そ の results ソ ー ス の utilization の 観 point で な significantly improve が see ら れ な い こ と が Ming ら か に な り ま し た. This year, にお にお て て, そ にお, reason <e:1>, 検, を bank を, ま, ま. ま た Look Up Table (LUT) の を beg す 検 る party が have sharper で あ る こ と を Ming ら か に し ま し た. (2) I 々 が open 発 を line っ て き た の on FPGA circuit の た め の CAD が be presently さ れ て い ま せ ん で し た. Youdaoplaceholder0 で で, CAD そ development に work on ま た た. Now の と こ ろ Connection Block (CB) の を Python で open 発 を い, こ の results は male table 済 み で す.

项目成果

Proposal of a High-speed and Low-power Architecture for Entropy Coding Processing to Achieve Highest Compression Rate

提出一种用于熵编码处理的高速低功耗架构以实现最高压缩率

• 发表时间: 2019
• 期刊: Proc. of the 1st ECTI UEC Workshop on AI and Applications
• 作者: [106]T. Sato;K. Higuchi;S. Chivapreecha and P. Moungnoul
• 通讯作者: S. Chivapreecha and P. Moungnoul

RTLで設計可能なFPGA回路のためのCAD開発

可使用 RTL 设计的 FPGA 电路的 CAD 开发

• 发表时间: 2023
• 期刊: 情報処理学会 第85回全国大会 講演論文集
• 作者: Yamamura Kazuki;Wang Yuntao;Fujisaki Eiichiro;豊嶋 真帆 佐藤 友暁
• 通讯作者: 豊嶋 真帆 佐藤 友暁

KMITL(タイ)

KMITL（泰国）