非均質並列プロセッサ用コンパイラの最適化方式に関する研究

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半導体製造技術の進歩や命令レベルの並列処理の導入によりマイクロプロセッサの処理能力が飛躍的に向上している今日、相対的にプロセッサ間のデータ転送によるオーバヘッドが無視できない状況になっている。そこで、より実システムに即した並列化コンパイラの研究を進めるためには、プロセッサ間の通信時間を考慮に入れたスケジューリング方式を開発しなければならない。しかし、スケジューリングにより、並列に計算した中間結果を入れる余分なレジスタが必要となり、すべての必要な値をレジスタに置いておくことができなくなることが多くなる。必要なデータがレジスタに保持するとプロセッサ間の通信時間を減らせる。そのため、本研究では、通信時間を考慮した場合の、レジスタ再利用とスケジューリングの手法について追求する。本研究では、第一歩として、まず、並列プロセッサにおける通信時間を考慮したスケジューリング手法を提案した。本手法は、多くの既存のアルゴリズムが採っている貧欲な戦略とは異なり、不必要な通信遅延を減らすために、先読みを行なって重要なプロセッサ資源を保存しておく。実験を行なった結果として、この考えが効果的であることが示された。また、スケジューリングとレジスタ再利用を同時に考慮するための手段としてプログラム実行時における命令の実行タイミングの解析手法を提案した。これによって、レジスタ不足時におけるスピルコードの最適な挿入タイミングの計算が可能となり、スピルコード挿入時におけるプログラムの実行遅延の最小化が可能となる。これらの成果は、電子情報通信学会論文誌、ACMの国際会議SAC'97、並列処理シンポジウムJSPP'97、情報処理学会の研究会SW oPP'96などに5件の論文として採録されました。時間の関係もあり、本研究では、ハードウェア資源の利用によるレジスタ割り当てとスケジューリングに関する総合的な検討まで行なうに到らなかった。この点については、今後、これまでの研究結果を踏まえて並列化コンパイラとアーキテクチャとの両面から詳細な検討を行なう予定である。