自動回路分割機能を備えた論理エミュレータシステムの研究開発

具有自动电路划分功能的逻辑仿真器系统的研发

• 批准号: 09750387
• 负责人: 田中 康一郎
• 金额: $ 1.34万
• 依托单位: Kyushu Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Encouragement of Young Scientists (A)
• 财政年份: 1997
• 资助国家: 日本
• 起止时间: 1997 至 1998
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-09750387/
• 关键词: 論理エミュレータ; FPGA; 回路分割; ハードウエア記述言語; 論理合成; ディジタル; アナログ混在; プログラマブルアナログアレイ; HDL; Webブラウザ; Active X

提案する論理エミュレータの実装フローでは,論理回路に対する回路分割処理を利用せず,HDL(ハードウェア記述言語)で処理を行う.HDLを対象とすることで,回路規模に対し指数関数的に増加する論理合成処理時間を大幅に省略できるだけでなく,回路全体に対する効率的な最適化を行うことができる.HDLを対象とする回路分割処理は,細分化処理と割付け処理の二工程で行う.割付け処理では,実装対象論理エミュレータの構成に依存する.本研究で採用する論理エミュレータの構成は,設計変更に伴う実装処理負荷の比較的少ないパーシャルクロスバとした.割付け処理のアルゴリズムには,通常の回路分割処理で頻繁に利用されているKernighan-Linのアルゴリズムに対して論理エミュレータ向けに改良を施すことで対応した.上記手法の正当性を確認するために,ソフトウェアによる評価を行った.再構成型集積回路が8個実装された論理エミュレータを対象に,13,000ゲート数程度の簡素なマイクロプロセッサの実装を行った.処理時間は,最も時間を必要とする初期配置時に,細分化処理:9秒+7分7秒,割付け処理:6秒(Sun:UltraSPARCII300MHz)である.また,細分化処理の7分7秒は,依存関係のないHDLコードに対する論理合成処理の総和であるため,容易に分散処理に適応できる.一方,単純な論理合成処理では,6分53秒であり,論理合成処理後にさらに回路分割処理が必要である.この結果から,実装時間という観点では,有効な方法であるといえる.また,集積回路間の接続数制限に起因する実装可能性については,市販のものと単純に評価はできなかったが,Kernighan-Linアルゴリズムをそのまま用いた割付処理に対し,改良を加えたアルゴリズムでは,最大接続数で約30%の改善が確認できた.現在は,アナログに対する可能性の検討を行っている.

It is proposed to improve the performance of the operating system by using the logic, the HDL, the logic, the logic. The optimal operation rate of all circuits. HDL is similar to the division of the loop, the division of the loop, and the cutting of the second engineering line. Cut the money and pretend to be dependent on each other. In this study, there are many problems in this study. In this study, there are many problems in this study. In general, the loop is divided into several parts, and the loop is usually divided. It is very difficult to use the Kernighan-Lin method to improve the performance. The above gimmick is justifiable to make sure that you don't know what to do, and that you don't know what to do. Then form a set of 8 equipment loops, which can be used to manage the equipment of the system, and to the degree of 13000, the number of customers is higher than that of the customer. Management time, the most necessary time to change the initial configuration time, differentiation management: 9 seconds + 7 minutes 7 seconds, cut payment management: 6 seconds (Sun:UltraSPARCII300MHz) clock. It takes 7 minutes and 7 seconds to differentiate, and it is easy to disperse because of the dependence on the synthesis of HDL and synthetic drugs. On the one hand, it is necessary to synthesize the circuit after 6 minutes and 53 seconds, after which the loop is divided. The results show that the installation time is not available, and there is a way to save the load. The reason for the limit on the number of connections between two routes is that the number of customers is not available because of the number of customers, the number of customers in the market, the number of customers in Kernighan-Lin, the number of customers, the maximum number of customers is about 30%, the maximum number of customers is about 30%. Now, I don't know what's going on. I don't know if it's possible.

项目成果

井元,田中,有田: "FPGAベース論理エミュレータのためのHDLレベル回路分割手法" 第13回情報処理学会九州支部研究会論文集. 301-308 (1999)

Imoto、Tanaka、Arita：“基于 FPGA 的逻辑仿真器的 HDL 级电路划分方法”第 13 届日本信息处理学会九州分会研究组论文集 301-308 (1999)。

空岡,田中,久我: "FPGAを用いた論理エミュレータにおけるRTレベルのHDL分割手法" 情報処理学会研究報告. 97-DA-83. 25-32 (1997)

Soraoka、Tanaka、Kuga：“使用 FPGA 的逻辑仿真器中的 RT 级 HDL 划分方法”日本信息处理学会研究报告 97-DA-83 (1997)。

田中,岡田,平野,浅野: "再構成型集積回路によるディジタル/アナログ混在回路の試作" Proceedings of The Sixth Japanese FPGA/PLD Design Conference & Exhibit. 321-324 (1998)

Tanaka、Okada、Hirano、Asano：“使用可重构集成电路的混合数字/模拟电路原型”第六届日本 FPGA/PLD 设计会议暨展览会论文集 (1998)。

田中,空岡: "WWWブラウザを用いた自動回路分割ツールの設計" 電気関係学会九州支部連合大会論文集. 1. 10-10 (1997)

Tanaka, Soraoka：“使用 WWW 浏览器的自动电路分割工具的设计”日本电气工程师九州分会联合会论文集 1. 10-10 (1997)。

田中,岡田,平野,浅野: "プログラマブルデバイスを用いたアナログ/ディジタル混在回路" 電子情報通信学会技術研究報告. ICD98-132. 47-54 (1998)

Tanaka、Okada、Hirano、Asano：“使用可编程器件的模拟/数字混合电路”IEICE 技术研究报告。 47-54 (1998)。