大規模順序回路に対するテスト生成の並列処理に関する研究

大规模时序电路测试生成并行处理研究

• 批准号: 09780280
• 负责人: 井上 智生
• 金额: $ 1.28万
• 依托单位: Nara Institute of Science and Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Encouragement of Young Scientists (A)
• 财政年份: 1997
• 资助国家: 日本
• 起止时间: 1997 至 1998
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-09780280/
• 关键词: VLSI CAD; テスト生成; 順序回路; アルゴリズム; 並列処理; VLSI-CAD; 順路回路

今日の大規模集積回路(VLSI)に実装される順序回路に対するテスト生成は,膨大な費用を要する問題である.本研究では,テスト生成処理を効率化,高速化するための並列アルゴリズムを考察し,提案することが目標である.昨年度は,効率の良い並列テスト生成アルゴリズムを設計するための基礎研究として,主に,順序回路の構造とテスト容易性・困難性との関係について考察した.今年度は,前年度の成果に基づき,テスト容易な順序回路を,具体的に提案し,その順序回路に対するテスト生成法の提案を行った.具体的な成果は以下の通りである.1. テスト容易な順序回路の構造を明らかにした.(1) 経路調整可能な順序回路:テスト容易な順序回路のクラスとして提案した.過去に報告されているテスト容易な順序回路のクラスの中で,最も大きいものである.(2) 経路調整可能な順序回路のテスト生成法:本クラスに属する順序回路に対しては,最大展開モデルが存在し,その最大展開モデルを用いることで,効率よくテスト生成を行うことができる.2. 時間展開モデル並列に基づく並列テスト生成アルゴリズムについて考察した.(1) 経路調整可能な順序回路に対しては,最大展開モデルを部分回路に分割し,各プロセッサで処理する.(2) 経路調整可能な順序回路に対しては,複数の極大展開モデルを各プロセッサに割当て,処理をする.(3) 予備的な実験により,並列性を確認した.今年度は,上述の通り,アルゴリズムの提案と予備実験による有効性の確認を行ったが,提案するアルゴリズムの実装とその実験的評価までは行うことができなかった.したがって,実装・実験による有効性の評価を課題として,今後も研究を続ける予定である.

Today の massive collection of integrated circuit (VLSI) に be loaded さ れ る order loop に す seaborne る テ ス ト generated は, expands な will す を る problem で あ る. This study で は, テ ス ト generated 処 Richard を working rate, high speed す る た め の parallel ア ル ゴ リ ズ ム を し, proposal す る こ と が target で あ る. Annual は yesterday, good working rate の い parallel テ ス ト generated ア ル ゴ リ ズ ム を design す る た め の basic research と し て, Lord に, sequential circuit の tectonic と テ ス ト ease, difficulty と の masato is に つ い て investigation し た. Our は ", the first annual の results に base づ き, テ ス ト easy な order loop を, specific proposals に し そ の sequential circuits に す seaborne る テ ス ト generated line method proposed の を っ た. Under specific な results は の tong り で あ る. 1. テ ス ト easy な の sequential circuit structure を Ming ら か に し た. (1) 経 route may adjust な sequential circuit: テ ス ト easy な order loop の ク ラ ス と し て proposal し た. In the past, に reported that されて るテスト るテスト るテスト is easy to な sequential circuits, <s:1> ラス ラス ラス, and the で in で is the largest に に である である である.(2) 経 route may adjust な order loop の テ ス ト generated method: this ク ラ ス に genus す る order loop に し seaborne て は, the largest launch モ デ ル し が, そ の biggest launch モ デ ル を with い る こ と で, sharper rate よ く テ ス ト generated line を う こ と が で き る. 2. Time on モ デ ル tied に base づ く parallel テ ス ト generated ア ル ゴ リ ズ ム に つ い て investigation し た. (1) 経 route may adjust な order loop に し seaborne て は, biggest expansion モ デ ル を part loop に し segmentation, each プ ロ セ ッ サ で 処 Richard す る. (2) 経 route may adjust な order loop に し seaborne て は, plural の greatly expand モ デ ル を each プ ロ セ ッ サ に cut when て 処 Richard を す る. (3) to prepare な be 験 に よ り, tied for availability を し た. Our は ", the above の り, ア ル ゴ リ ズ ム の proposal と reserve be 験 に よ る have sharper sex の confirm line を っ た が, proposal す る ア ル ゴ リ ズ ム の be loaded と そ の be evaluate 験 価 ま で は line う こ と が で き な か っ た. し た が っ て, loading, be be 験 に よ る have sharper sex の review 価 を subject と し て, future study を も 続 け る designated で あ る.

项目成果

佐野ちいほ,他: "ホールド機能を考慮した順序回路のテスト容易化設計法" 電子情報通信学会技術研究報告. FTS98-123. 1-8 (1999)

Chiho Sano 等人：“考虑保持功能的时序电路的可测试性设计方法”IEICE 技术研究报告 FTS98-123 (1999)。

三原隆宏,他: "L/H型レジスタを有する無閉路順序回路に対するテスト生成法" 電子情報通信学会技術研究報告. FTS97-75. 33-40 (1998)

Takahiro Mihara 等人：“具有 L/H 类型寄存器的非循环时序电路的测试生成方法”FTS97-75 (1998)。