大規模集積回路に対するテスト容易化設計の最適化技術に関する研究

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本研究は,大規模集積回路(VLSI)に対するテスト容易化設計の最適化手法の提案を目指すものである.これまでに提案された種々のテスト容易化設計法の特長,欠点を見極め,その考察をもとにあらたな,実用的かつ統合的なテスト容易化設計法の提案を目指すものである.本年度は,昨年度に明らかになった,従来のテスト容易化設計法の利点,欠点をもとに,統合的なテスト容易化設計システムについて考察した.これまでの手法の長所を組み合わせた統合的なテスト容易化設計技術を考えながら,同時に,新たなテスト容易化設計法について考察した.主に前者のアプローチについて研究を進め,具体的な成果として,(1)単純で高速な経路調整可能部分スキャン設計法,(2)無閉路順序回路用組合せテスト生成アルゴリズム,(3)テスト容易化のためのオーバーヘッドを削減する高位合成法,等について研究し,テスト生成時間,テスト実行時間,ハードウエアオーバーヘッドの有効性を確認し,そのトレードオフ関係が明らかになった(すなわち,最適化できるようになった).また,一部については成果報告に至った.後者のアプローチについては,十分な検討が行えなかったが,前者のアプローチによる結果は,実用的に十分有効であると言える.一方,従来手法,提案手法を評価するために行った種々の実験において,提案手法を,実際のVLSI設計に適用できるようにするためには,まだいくつかの解決すべき点が残されていることが明らかになった.来年度計画として申請中の基盤研究B(展開)において,継続的,発展的な研究をしたいと考えている.