ニューロ/ファジィシステム用低電力・高速アナログ演算回路の基礎研究

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ニューラルシステムとファジィシステムの両方のシステムに共用できるVLSI化に適した低電力・高速アナログ演算回路を構成し、その設計法を確立する目的で、CMOS演算トランスコンダクタンス増幅器(OTA)を用いた構成、電流モードCMOS回路による構成、電流モードBiCMOS回路による構成を研究し、以下の結論を得た。1.OTAによる構成では、ファジィ補形のメンバーシップ関数回路を利用して、MAX補回路を用いる簡素な回路構成でファジィ推論システムを構成できた。また、OTA・MAX回路とOTA非ファジィ化回路は、OTAの出力端子のダイオードの有無に違いがあるのみで、同じ回路構成を共用できることを示した。2μmCMOSプロセスで設計したときの各演算回路の性能は、電源電圧+/-5Vのもと、セトリング時間500ns以下、消費電力2.5mW以下であった。2.電流モードCMOS回路によるMAX回路とMIN回路の構成では、2μmCMOSプロセス.電源電圧5V.セトリング時間500ns以下の条件下.OTAによう構成の1/2以下に低電力化できることを示した。3.電流モードBiCMOS回路による構成では、トランスリニア原理を用いて電流モードの低電力・高速アナログ乗除算器を容易に構成できることを示した。この回路は電流モードのニューロン回路と非ファジィ化回路に共用できる。この回路を2μmCMOSプロセスで設計した場合、電源電圧5Vのもと、セトリング時間100ns以下、消費電力は450μW以下が達成できた。以上の各演算回路は、0.8μmプロセス、電源電圧3Vで設計すれば、セトリング時間が200ns以下、消費電力が100μW以下を達成できる見通しが得られた。1.の成果は1995年2月の学会論文誌で発表し、2.と3.の最終成果については、現在、学会論文誌に投稿準備中である。