エッジ応用に向けた超低消費電力スパイキングニューラルネットワークハードウェア

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本研究では、エッジ側での電力制限を満たすために、脳型計算機ハードウェアの極限までの低電力化を目的として、生体を模倣したデジアナ混在スパイキングニューラルネットワークハードウェアの開発を行う。デバイスと回路を融合した革新的ハードウェアを構築し、時系列信号の認識等への応用によりその有効性を明らかにする。また、これまでに提案されている様々な脳型計算機アーキテクチャとの比較により、提案手法の優位性と問題点を検証する。特にアナログ回路のばらつきを脳型学習によって吸収しうるかという長年の学術的議論に決着をつけ、工学的に最も優れたアーキテクチャを提案する　。今年度は、まずニューロン・シナプス両回路のCMOS回路・デバイス融合設計を行った。スパイキングニューロン回路はアナログ動作とし、ニューロン動作に必要な非線形演算はMOSトランジスタの弱反転領域での指数関数的特性や強反転領域での2次関数特性、Si/SiGe共鳴トンネルダイオードの負性抵抗特性などを利用する。シナプス回路には不揮発アナログメモリを用いるだけでなく、STDPなどの学習回路も包含する形とした。また、デバイスの開発に向けて、各種製作工程のプロセス条件の洗い出しを行った。さらに、エッジコンピューティングへの応用を目的として、リザバーコンピューティングによる時系列認識タスクの数値実験を行った。数字読み上げの音声信号を識別するリザバー計算のパラメータを明らかにし、回路実現への準備を進めた。