FPGA-Synthese für sequentielle Schaltungen mittels kombinatorischer und sequentieller Logiksyntheseverfahren

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Anwenderprogrammierbare Bausteine (Field Programmable Gate Arrays, FPGAs) nehmen eine bedeutende Rolle im Halbleitermarkt ein. Die Besonderheiten der FPGA-Architekturen erfordern dabei spezielle Methoden für den automatisierten Schaltungsentwurf. Ziel des Projekts ist es, die Qualität der Logiksynthese für FPGAs durch neue Verfahren zur Ausnutzung architekturspezifischer Eigenschaften entscheidend zu verbessern. Ein Schwerpunkt ist dabei die möglichst genaue und frühzeitige Berücksichtigung von Layoutaspekten im Hinblick auf Extraktion, Modellierung und Optimierung von Leitungslaufzeiten. Ein zweiter Schwerpunkt ist die Weiterentwicklung von Retiming, einem vielversprechenden Optimierungsverfahren für sequentielle Schaltungen, so daß es für praxisrelevante FPGA-Designs anwendbar wird. Neben einer wesentlichen Verbesserung der bisher entwickelten Verfahren sollen durch eine Erweiterung der Syntheseverfahren neue wichtige Anwendungsmöglichkeiten erschlossen werden. Insbesondere ist geplant, die Syntheseverfahren zu exakten Modellierung der Leitungslaufzeiten noch enger mit den Layoutschritten zu verzahnen, und das Retiming-Verfahren so zu erweitern, daß damit die in der Praxis vorkommenden Mehr-Takt-Schaltungen optimiert werden können. Zudem soll ein effizientes Verifikationsverfahren bereitgestellt werden, daß speziell auf mit Retiming optimierte Schaltungen abgestimmt ist. Die neuen Verfahren zur Erweiterung der praktisch wichtigen Anwendungsmöglichkeiten sollen in das am Lehrstuhl entwickelte und industrieerprobte Synthese-Tool integriert werden. Die weitreichenden Erfahrungen auf dem Gebiet der Entwurfsautomatisierung, die Vorarbeiten zum Fortsetzungsantrag und die bisherigen Ergebnisse lassen einen wesentlichen Fortschritt auf dem Gebiet der Logiksynthese für FPGAs erwarten.