VLSI向きプロセッサアレイに適したバス構造に関する研究

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本研究では,VLSI向きプロセッサアレイに適したバスとして,報告者が既に提案している分割可能バスの能力を評価することを目的としている.並列計算において基本操作となる半群計算を取り上げ,分割可能バスが有する動的可変構造性を利用した並列アルゴリズムを構成し,その計算複雑性を導出した.導出に当たっては,分割可能バス特有のスイッチ素子に起因するデータ伝搬遅延を考慮した解析を行った.その結果,スイッチ素子に遅延の影響を考慮しても,従来提案されている各種バスとの比較から,分割可能バスの優位性が認められることを明らかにした(電子情報通信学会論文誌,J78-A,No.4(1995-04)掲載予定).さらに,分割可能バスの柔軟性を利用して,2重対数深さ木上の計算を模倣することにより,いくつかの問題を効率良く解くことが可能であることを示した(電子情報通信学会,1995年総合大会講演論文集,D-148).また,分割可能バスの伝搬遅延を軽減するモデルとして,新たに区分バスを有するプロセッサアレイを提案し,その評価を行った。特にウェーハスケールでの大規模集積化に適したバス構造であることを明らかにした(電子情報通信学会,1994年秋季大会講演論文集,D-71において発表済み).以上の評価・解析は理論面から得られた結果であり,当初計画していた理論解析を検証するための実験・評価については,十分行えたとは言い難い.この点にに関しては,今後の課題とし,引き続き研究を進める予定である.